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公开(公告)号:CN103369874B
公开(公告)日:2017-09-22
申请号:CN201310097694.0
申请日:2013-03-25
Applicant: 新光电气工业株式会社
Inventor: 堀内章夫
IPC: H05K3/46 , H01L21/48 , H01L23/498 , H05K1/00
CPC classification number: H05K1/0271 , H01L21/486 , H01L23/145 , H01L23/15 , H01L23/49827 , H01L23/49894 , H01L2224/16 , H01L2224/73204 , H05K1/0298 , H05K3/0055 , H05K3/4644 , H05K3/4673 , H05K2201/09781 , H05K2201/09881 , Y10T29/49128
Abstract: 本发明提供一种可减少连接不良的布线基板制造方法以及布线基板。布线基板的制造方法包括:在芯基板的第1面上交替层积多个第1布线图案和多个第1绝缘层,在芯基板的位于第1面相反侧的第2面上交替层积多个第2布线图案和多个第2绝缘层,将第2绝缘层之中的最外层的第2绝缘层除外的第2绝缘层的数量与第1绝缘层的数量不同;在第1绝缘层之中的最外层的第1绝缘层上形成通孔,使第1布线图案之中的最外层的第1布线图案的一部分露出;将最外层的第2绝缘层薄化,使第2布线图案之中的最外层的第2布线图案露出;以及在通孔内形成电柱,并且在最外层的第1绝缘层上形成通过通孔与最外层的第1布线图案连接的布线图案。
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公开(公告)号:CN101515554A
公开(公告)日:2009-08-26
申请号:CN200910006987.7
申请日:2009-02-18
Applicant: 新光电气工业株式会社
IPC: H01L21/58 , H01L21/60 , H01L23/485 , H01L23/12
CPC classification number: H01L23/5389 , H01L24/97 , H01L2224/0401 , H01L2224/04105 , H01L2224/12105 , H01L2224/16 , H01L2224/20 , H01L2224/211 , H01L2224/24227 , H01L2224/32225 , H01L2224/32245 , H01L2224/73267 , H01L2224/92244 , H01L2224/97 , H01L2924/01027 , H01L2924/01078 , H01L2924/01079 , H01L2924/01322 , H01L2924/15153 , H01L2924/15165 , H01L2924/1517 , H01L2924/15174 , H01L2924/15311 , H01L2924/16195 , H01L2224/82 , H01L2224/83
Abstract: 本发明公开了一种半导体器件的制造方法、半导体器件以及配线基板。在半导体器件的制造方法中,把半导体芯片安装在支撑板上,使该半导体芯片的设置有多个端子电极的一侧露出来。形成绝缘层以覆盖半导体芯片的设置有端子电极的一侧。形成与端子电极连接并穿透绝缘层的穿通电极。在绝缘层上形成与穿通电极连接的金属配线。形成与金属配线连接的外部端子电极。作为第二间隔的相邻外部端子电极之间的间隔大于作为第一间隔的相邻端子电极之间的间隔。
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公开(公告)号:CN103369874A
公开(公告)日:2013-10-23
申请号:CN201310097694.0
申请日:2013-03-25
Applicant: 新光电气工业株式会社
Inventor: 堀内章夫
IPC: H05K3/46 , H01L21/48 , H01L23/498 , H05K1/00
CPC classification number: H05K1/0271 , H01L21/486 , H01L23/145 , H01L23/15 , H01L23/49827 , H01L23/49894 , H01L2224/16 , H01L2224/73204 , H05K1/0298 , H05K3/0055 , H05K3/4644 , H05K3/4673 , H05K2201/09781 , H05K2201/09881 , Y10T29/49128
Abstract: 本发明提供一种可减少连接不良的布线基板制造方法以及布线基板。布线基板的制造方法包括:在芯基板的第1面上交替层积多个第1布线图案和多个第1绝缘层,在芯基板的位于第1面相反侧的第2面上交替层积多个第2布线图案和多个第2绝缘层,将第2绝缘层之中的最外层的第2绝缘层除外的第2绝缘层的数量与第1绝缘层的数量不同;在第1绝缘层之中的最外层的第1绝缘层上形成通孔,使第1布线图案之中的最外层的第1布线图案的一部分露出;将最外层的第2绝缘层薄化,使第2布线图案之中的最外层的第2布线图案露出;以及在通孔内形成电柱,并且在最外层的第1绝缘层上形成通过通孔与最外层的第1布线图案连接的布线图案。
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公开(公告)号:CN101515554B
公开(公告)日:2012-11-07
申请号:CN200910006987.7
申请日:2009-02-18
Applicant: 新光电气工业株式会社
IPC: H01L21/58 , H01L21/60 , H01L23/485 , H01L23/12
CPC classification number: H01L23/5389 , H01L24/97 , H01L2224/0401 , H01L2224/04105 , H01L2224/12105 , H01L2224/16 , H01L2224/20 , H01L2224/211 , H01L2224/24227 , H01L2224/32225 , H01L2224/32245 , H01L2224/73267 , H01L2224/92244 , H01L2224/97 , H01L2924/01027 , H01L2924/01078 , H01L2924/01079 , H01L2924/01322 , H01L2924/15153 , H01L2924/15165 , H01L2924/1517 , H01L2924/15174 , H01L2924/15311 , H01L2924/16195 , H01L2224/82 , H01L2224/83
Abstract: 本发明公开了一种半导体器件的制造方法、半导体器件以及配线基板。在半导体器件的制造方法中,把半导体芯片安装在支撑板上,使该半导体芯片的设置有多个端子电极的一侧露出来。形成绝缘层以覆盖半导体芯片的设置有端子电极的一侧。形成与端子电极连接并穿透绝缘层的穿通电极。在绝缘层上形成与穿通电极连接的金属配线。形成与金属配线连接的外部端子电极。作为第二间隔的相邻外部端子电极之间的间隔大于作为第一间隔的相邻端子电极之间的间隔。
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