低电阻脉冲式CVD钨
    3.
    发明公开

    公开(公告)号:CN115836380A

    公开(公告)日:2023-03-21

    申请号:CN202180047267.4

    申请日:2021-11-16

    IPC分类号: H01L21/285

    摘要: 本文提供沉积钨(W)膜而不沉积成核层的方法。在某些实施例中,所述方法涉及在衬底上沉积保形硼(B)层。所述衬底通常包含待用钨填充的特征,其中所述硼层相对于包含所述特征的所述衬底的构形是保形的。接着在脉冲式CVD工艺中使还原剂层暴露于连续氢气流和含氟钨前体脉冲。所述保形硼层转换为保形钨层。

    在3D NAND结构上的原子层沉积
    4.
    发明公开

    公开(公告)号:CN113424300A

    公开(公告)日:2021-09-21

    申请号:CN201980092041.9

    申请日:2019-12-13

    摘要: 描述了提供具有低粗糙度的钨沉积的方法和装置。在一些实施方案中,该方法包括在使用氢作为还原剂的沉积钨的原子层沉积工艺期间使氮与氢共流。在一些实施方案中,所述方法包括在3D NAND结构的侧壁表面上沉积盖层,例如氧化钨或非晶钨层。所公开的实施方案具有广泛的应用,包括将钨沉积到3D NAND结构中。

    一种填充衬底中的特征的方法和装置

    公开(公告)号:CN110459503B

    公开(公告)日:2024-04-16

    申请号:CN201910729470.4

    申请日:2015-09-30

    IPC分类号: H01L21/768 H01L21/67

    摘要: 本发明涉及用核化抑制的特征填充,描述了用钨填充特征的方法,以及相关的系统和装置,其涉及钨核化的抑制。在一些实施方式中,所述方法涉及沿特征轮廓的选择性抑制。选择性抑制钨核化的方法可包括使所述特征暴露于直接或远程等离子体。使用预抑制和后抑制治疗来调节抑制效应,从而促进使用跨越宽的工艺窗口来抑制特征填充。本文所述的方法可用于填充垂直特征,诸如钨通孔,以及水平特征,诸如垂直NAND(VNANA)字元线。所述方法可用于共形填充和由下向上/由内向外的填充。应用的实例包括逻辑和存储接触填充、DRAM埋入式字元线填充、垂直集成存储栅极和字元线填充、以及使用通硅通孔的3‑D集成。

    用核化抑制的特征填充
    7.
    发明公开

    公开(公告)号:CN105470194A

    公开(公告)日:2016-04-06

    申请号:CN201510644832.1

    申请日:2015-09-30

    IPC分类号: H01L21/768 H01L21/67

    摘要: 本发明涉及用核化抑制的特征填充,描述了用钨填充特征的方法,以及相关的系统和装置,其涉及钨核化的抑制。在一些实施方式中,所述方法涉及沿特征轮廓的选择性抑制。选择性抑制钨核化的方法可包括使所述特征暴露于直接或远程等离子体。使用预抑制和后抑制治疗来调节抑制效应,从而促进使用跨越宽的工艺窗口来抑制特征填充。本文所述的方法可用于填充垂直特征,诸如钨通孔,以及水平特征,诸如垂直NAND(VNANA)字元线。所述方法可用于共形填充和由下向上/由内向外的填充。应用的实例包括逻辑和存储接触填充、DRAM埋入式字元线填充、垂直集成存储栅极和字元线填充、以及使用通硅通孔的3-D集成。