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公开(公告)号:CN100438015C
公开(公告)日:2008-11-26
申请号:CN200510099508.2
申请日:2002-03-21
申请人: 株式会社东芝
IPC分类号: H01L23/544 , H01L21/00 , H01L21/66
摘要: 半导体晶片具有:倾斜轮廓,沿着半导体晶片的周边形成;形成在该晶片上的产品;和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。
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公开(公告)号:CN1767187A
公开(公告)日:2006-05-03
申请号:CN200510099508.2
申请日:2002-03-21
申请人: 株式会社东芝
IPC分类号: H01L23/544 , H01L21/00 , H01L21/66
摘要: 半导体晶片具有:倾斜轮廓,沿着半导体晶片的周边形成;形成在该晶片上的产品和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。
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公开(公告)号:CN1518058A
公开(公告)日:2004-08-04
申请号:CN200410000996.2
申请日:2004-01-17
申请人: 株式会社东芝
IPC分类号: H01L21/00
CPC分类号: H01L21/84 , H01L21/76251 , H01L27/10829 , H01L27/10894 , H01L27/1203 , Y10S438/977
摘要: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域,在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中,在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后,从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)的中途的深度为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分,其次,在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145,其次,有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111),其次,在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。
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公开(公告)号:CN1438712A
公开(公告)日:2003-08-27
申请号:CN03104114.0
申请日:2003-02-13
申请人: 株式会社东芝
IPC分类号: H01L29/786 , H01L27/04 , H01L27/12
CPC分类号: H01L27/10861 , H01L21/76243 , H01L21/823481 , H01L21/84 , H01L27/10873 , H01L27/10894 , H01L27/1203 , H01L29/78639
摘要: 一种半导体器件,包括:第1、第2半导体层和第1、第2MOS晶体管。第1半导体层,设置在半导体衬底上边,且已与上述半导体衬底电连起来。第2半导体层,设置在上述第1半导体层的附近,且与半导体衬底电隔离。第1、第2MOS晶体管,分别设置在上述第1、第2半导体层上边,分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。
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公开(公告)号:CN1430280A
公开(公告)日:2003-07-16
申请号:CN02160877.6
申请日:2002-12-27
申请人: 株式会社东芝
IPC分类号: H01L27/00
CPC分类号: H01L21/764 , H01L21/76264 , H01L21/76283 , H01L21/76289 , H01L21/823412 , H01L21/823481 , H01L21/84 , H01L27/10897 , H01L27/1203 , H01L27/1207
摘要: 从某个侧面观察,本发明的半导体器件具有:在半导体衬底上的第一区域中,隔着绝缘膜和空腔中的任意一方而形成的第一半导体层;以及形成在所述半导体衬底上的第二区域中的多个第二半导体层。
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公开(公告)号:CN101901750A
公开(公告)日:2010-12-01
申请号:CN200910226600.9
申请日:2002-03-21
申请人: 株式会社东芝
IPC分类号: H01L21/02 , H01L23/544
CPC分类号: H01L23/544 , H01L2223/54406 , H01L2223/54413 , H01L2223/54433 , H01L2223/54493 , H01L2924/0002 , Y10S438/974 , H01L2924/00
摘要: 半导体晶片具有:倾斜轮廓,沿着半导体晶片的周边形成;形成在该晶片上的产品;和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。本发明还涉及从该半导体晶片中生产半导体器件的方法和设备。
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公开(公告)号:CN1819215A
公开(公告)日:2006-08-16
申请号:CN200610000325.5
申请日:2004-01-17
申请人: 株式会社东芝
IPC分类号: H01L27/12 , H01L21/84 , H01L21/762
CPC分类号: H01L21/84 , H01L21/76251 , H01L27/10829 , H01L27/10894 , H01L27/1203 , Y10S438/977
摘要: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域,在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中,在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后,从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分,其次,在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145,其次,有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111),其次,在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。
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公开(公告)号:CN1265448C
公开(公告)日:2006-07-19
申请号:CN200410000996.2
申请日:2004-01-17
申请人: 株式会社东芝
CPC分类号: H01L21/84 , H01L21/76251 , H01L27/10829 , H01L27/10894 , H01L27/1203 , Y10S438/977
摘要: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域,在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中,在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后,从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分,其次,在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145,其次,有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111),其次,在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。
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公开(公告)号:CN1225028C
公开(公告)日:2005-10-26
申请号:CN03104114.0
申请日:2003-02-13
申请人: 株式会社东芝
IPC分类号: H01L29/786 , H01L27/04 , H01L27/12
CPC分类号: H01L27/10861 , H01L21/76243 , H01L21/823481 , H01L21/84 , H01L27/10873 , H01L27/10894 , H01L27/1203 , H01L29/78639
摘要: 一种半导体器件,包括:第1、第2半导体层和第1、第2MOS晶体管。第1半导体层,设置在半导体衬底上边,且已与上述半导体衬底电连起来。第2半导体层,设置在上述第1半导体层的附近,且与半导体衬底电隔离。第1、第2MOS晶体管,分别设置在上述第1、第2半导体层上边,分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。
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公开(公告)号:CN1430285A
公开(公告)日:2003-07-16
申请号:CN02160880.6
申请日:2002-12-27
申请人: 株式会社东芝
CPC分类号: H01L27/10894 , H01L21/76251 , H01L21/76264 , H01L21/76275 , H01L21/76278 , H01L21/76283 , H01L21/84 , H01L27/10829 , H01L27/10861 , H01L27/1087 , H01L27/10897 , H01L27/1203 , H01L2924/0002 , H01L2924/00
摘要: 半导体器件具有在支撑衬底的第一区域上,隔着埋入氧化物层形成的第一半导体层;形成在所述支撑衬底的第二区域上的第二半导体层。所述支撑衬底和所述第二半导体层的界面实质上与所述埋入氧化物层的下表面处于同一平面,或位于比所述埋入氧化物层更深的部分。
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