公开(公告)号：CN101916591B

公开(公告)日：2014-05-07

申请号：CN201010003815.7

申请日：2001-02-08

Applicant: 株式会社日立制作所

Inventor： 石桥孝一郎 ,  山冈雅直 ,  宿利章二 ,  柳泽一正 ,  西本顺一 ,  青木正和

IPC: G11C16/08

Abstract: 本发明涉及具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。

公开(公告)号：CN1238557A

公开(公告)日：1999-12-15

申请号：CN99104015.5

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L27/04

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。

公开(公告)号：CN101916591A

公开(公告)日：2010-12-15

申请号：CN201010003815.7

申请日：2001-02-08

Applicant: 株式会社日立制作所

Inventor： 石桥孝一郎 ,  山冈雅直 ,  宿利章二 ,  柳泽一正 ,  西本顺一 ,  青木正和

IPC: G11C16/08

Abstract: 本发明涉及具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。

公开(公告)号：CN100590739C

公开(公告)日：2010-02-17

申请号：CN01804803.X

申请日：2001-02-08

Applicant: 株式会社日立制作所

Inventor： 石桥孝一郎 ,  山冈雅直 ,  宿利章二 ,  柳泽一正 ,  西本顺一 ,  青木正和

IPC: G11C16/04 ,  G11C29/00 ,  H01L27/10 ,  H01L29/78

Abstract: 关于具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。

公开(公告)号：CN100359601C

公开(公告)日：2008-01-02

申请号：CN00803360.9

申请日：2000-01-19

Applicant: 株式会社日立制作所

Inventor： 宿利章二 ,  小森和宏 ,  奥山幸祐 ,  久保田胜彦

IPC: G11C16/06

CPC classification number: H01L27/11526 ,  B82Y10/00 ,  G11C16/04 ,  G11C16/0416 ,  G11C16/0441 ,  G11C16/10 ,  G11C16/28 ,  G11C16/349 ,  G11C2216/08 ,  G11C2216/10 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11546 ,  H01L27/11558 ,  H01L29/66825 ,  H01L29/7883

Abstract: 一种构成快速存储器的非易失性存储器元件(130)，可如此构成，在相同半导体衬底上形成的另一电路晶体管的栅极氧化膜(GO2)和栅极(GT2)分别是隧道氧化膜(DO3)和浮动栅极(FGT)。一存储器单元具有两元件一比特构成，其由一对非易失性存储器元件并带有成对互补数据线而组成。对于成对非易失性存储器元件来说，可建立相互不同的阈值电压状态，使得它们可差动地读出。在读操作中的字线电压基本上等于非易失性存储器元件热均衡状态下的阈值电压(初始阈值电压)，其中最好是存储器元件的高阈值电压和低阈值电压的平均值。不论成对的非易失性存储器元件是否处于高阈值电压状态或是低阈值电压状态，其阈值电压易于逐渐接近初始阈值电压，使其性能变差。在此时，字线选择电压基本上等于初始阈值电压，使得即使在某个存储器元件的性能相对逐渐变坏时也很难出现读出故障。

公开(公告)号：CN1691338A

公开(公告)日：2005-11-02

申请号：CN200510068934.X

申请日：2000-01-19

Applicant: 株式会社日立制作所

Inventor： 宿利章二 ,  小森和宏 ,  奥山幸祐 ,  久保田胜彦

IPC: H01L27/115 ,  H01L27/105 ,  G11C16/06

CPC classification number: H01L27/11526 ,  B82Y10/00 ,  G11C16/04 ,  G11C16/0416 ,  G11C16/0441 ,  G11C16/10 ,  G11C16/28 ,  G11C16/349 ,  G11C2216/08 ,  G11C2216/10 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11546 ,  H01L27/11558 ,  H01L29/66825 ,  H01L29/7883

Abstract: 一种非易失性存储器元件，包括：半导体衬底；在所述半导体衬底中形成的第一导电型的第一阱区；在所述半导体衬底中形成的第二导电型的第二阱区；在第一阱区中形成的第二导电型的源区，该源区将与源线连接；在第一阱区中形成的第二导电型的漏区，该漏区将与数据线连接；第一绝缘膜，该第一绝缘膜形成在位于所述源区和所述漏区之间的所述第一阱区的一部分主表面上；第二绝缘膜，该第二绝缘膜形成在所述第二阱区的主表面上；在所述第一和第二绝缘膜上形成的栅极；在所述第二阱区中形成的第一区，该第一区将与字线连接；和在所述第一阱区中形成的第二区，该第二区用以将电位馈送给所述第一阱区；其中在所述栅极上所聚集的电子将被释放时，所述源区的电位被设定为相对高于所述第一区、所述第二区和所述漏区的电位。

公开(公告)号：CN1622311A

公开(公告)日：2005-06-01

申请号：CN03110198.4

申请日：2003-04-17

Applicant: 株式会社日立制作所

Inventor： 冈崎勉 ,  冈田大介 ,  池田良广 ,  塚本惠介 ,  福村达也 ,  宿利章二 ,  原田惠一 ,  岸浩二

IPC: H01L21/82 ,  H01L21/8239 ,  H01L27/10 ,  H01L29/78

CPC classification number: H01L27/11536 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11526 ,  H01L29/66181 ,  H01L29/7833

Abstract: 本发明提供一种半导体器件的制造方法及半导体器件，能提高单位面积的电容器容量，能简化制造工序。通过在电容器形成区域的表面，形成至少不少于1个的凹凸的电容器形成槽(4a)，来增加电容器的表面积，可提高单位面积的电容器的容量。另外，通过利用同一工序形成上述电容器形成槽(4a)和在半导体衬底(1)的表面上形成的元件分离槽(4)，可以简化制造工序。另外，通过同一工序，形成在电容器形成区域的电容器的电介质膜(16a)和在MISFET区域的高耐压用栅极绝缘膜(16)。另外，通过同一工序，形成电容器形成区域的电容器的电介质膜(16a)、及存储单元形成区域的多晶硅层(10a)和多晶硅层(17)之间的存储器栅极层间膜(11)。

公开(公告)号：CN1516259A

公开(公告)日：2004-07-28

申请号：CN200410001485.2

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L21/82 ,  H01L21/8234

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。

公开(公告)号：CN1691331A

公开(公告)日：2005-11-02

申请号：CN200510068933.5

申请日：2000-01-19

Applicant: 株式会社日立制作所

Inventor： 宿利章二 ,  小森和宏 ,  奥山幸祐 ,  久保田胜彦

IPC: H01L27/04 ,  H01L27/115 ,  H01L27/108 ,  H01L29/788 ,  G11C16/06

CPC classification number: H01L27/11526 ,  B82Y10/00 ,  G11C16/04 ,  G11C16/0416 ,  G11C16/0441 ,  G11C16/10 ,  G11C16/28 ,  G11C16/349 ,  G11C2216/08 ,  G11C2216/10 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11546 ,  H01L27/11558 ,  H01L29/66825 ,  H01L29/7883

Abstract: 一种半导体衬底上的半导体集成电路器件，包括：逻辑电路；非易失性存储器；以及外部输入/输出电路，其中所述非易失性存储器包括：非易失性存储器元件，所述非易失性存储器元件被构成为可由MIS晶体管和控制栅极电编程；所述MIS晶体管具有形成在第一导电型的半导体区域中的第二导电型的源和漏，在所述源和漏之间限定的沟道上形成的栅极绝缘膜，和在所述栅极绝缘膜上形成的浮动栅极；所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型的半导体区域形成的；所述非易失性存储器元件的栅极绝缘膜、和包含在所述外部输入/输出电路内的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。

公开(公告)号：CN1142586C

公开(公告)日：2004-03-17

申请号：CN99104015.5

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L27/04

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一阱形成区和第二阱形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n阱，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n阱上形成浅p阱。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一阱形成区的外围区和第三阱形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p阱。