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公开(公告)号：CN103972177B
公开(公告)日：2018-03-30
申请号：CN201410035893.3
申请日：2014-01-24
申请人： 瑞萨电子株式会社
IPC分类号： H01L21/336 , H01L27/11573 , H01L27/11568 , H01L29/792 , H01L21/283 , H01L27/115 , H01L29/423 , H01L27/11563
CPC分类号： H01L29/66545 , H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/4234 , H01L29/66833 , H01L29/792
摘要： 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。
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公开(公告)号：CN103972177A
公开(公告)日：2014-08-06
申请号：CN201410035893.3
申请日：2014-01-24
申请人： 瑞萨电子株式会社
IPC分类号： H01L21/8247
CPC分类号： H01L29/66545 , H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/4234 , H01L29/66833 , H01L29/792
摘要： 本发明公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。
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公开(公告)号：CN101373635B
公开(公告)日：2013-01-16
申请号：CN200810166448.5
申请日：2002-07-22
申请人： 瑞萨电子株式会社
IPC分类号： G11C16/04
CPC分类号： G11C16/26 , G11C5/025 , G11C8/08 , G11C16/04 , G11C16/0425 , G11C16/0433 , G11C16/08 , G11C16/24 , G11C16/30 , H01L21/28 , H01L21/28273 , H01L27/105 , H01L27/115 , H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L29/42328 , H01L29/42332 , H01L29/4234 , H01L29/66825 , H01L29/7885 , H01L29/792
摘要： 一种半导体器件包括多个非易失存储单元(1)，各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线的位线电极(16)以及连接到控制栅控制线的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。假设第二晶体管区的栅绝缘膜的厚度被定义为tc，且第一晶体管区的栅绝缘膜的厚度被定义为tm时，则它们具有tc
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公开(公告)号：CN108461395B
公开(公告)日：2022-08-23
申请号：CN201810194182.9
申请日：2014-01-24
申请人： 瑞萨电子株式会社
IPC分类号： H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/423 , H01L21/336 , H01L29/792
摘要： 本发明涉及一种制造半导体器件的方法，包括：(a)在第一区域中经第一绝缘膜在半导体衬底上方形成第一伪栅电极，经第二绝缘膜在半导体衬底上方形成第二伪栅电极，在第二区域中经第三绝缘膜在半导体衬底上方形成第三伪栅电极，第二伪栅电极经第四绝缘膜与第一伪栅电极相邻，第二伪栅电极的高度大于第三伪栅电极的高度；(b)形成层间绝缘层以便与第一至第三伪栅电极的上表面重叠；(c)抛光层间绝缘层、第一至第三伪栅电极的各部分使其上表面从层间绝缘层暴露；(d)去除第一至第三伪栅电极；以及(e)在第一至第三开口部中填充含金属的膜，第一至第三开口部是在步骤(d)中已经去除第一至第三伪栅电极的区域。
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公开(公告)号：CN108461395A
公开(公告)日：2018-08-28
申请号：CN201810194182.9
申请日：2014-01-24
申请人： 瑞萨电子株式会社
IPC分类号： H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/423 , H01L21/336 , H01L29/792
CPC分类号： H01L29/66545 , H01L21/283 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L27/11573 , H01L29/4234 , H01L29/66833 , H01L29/792
摘要： 本发明涉及一种制造半导体器件的方法，包括：(a)在第一区域中经第一绝缘膜在半导体衬底上方形成第一伪栅电极，经第二绝缘膜在半导体衬底上方形成第二伪栅电极，在第二区域中经第三绝缘膜在半导体衬底上方形成第三伪栅电极，第二伪栅电极经第四绝缘膜与第一伪栅电极相邻，第二伪栅电极的高度大于第三伪栅电极的高度；(b)形成层间绝缘层以便与第一至第三伪栅电极的上表面重叠；(c)抛光层间绝缘层、第一至第三伪栅电极的各部分使其上表面从层间绝缘层暴露；(d)去除第一至第三伪栅电极；以及(e)在第一至第三开口部中填充含金属的膜，第一至第三开口部是在步骤(d)中已经去除第一至第三伪栅电极的区域。
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公开(公告)号：CN103035650B
公开(公告)日：2017-05-17
申请号：CN201210369919.9
申请日：2012-09-28
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/11521
CPC分类号： H01L27/11568 , H01L27/115 , H01L29/42344 , H01L29/42364 , H01L29/66833 , H01L29/792
摘要： 一种半导体装置以及半导体装置的制造方法，能够提高半导体装置的特性。半导体装置包括：绝缘膜（3），在控制栅电极（CG）与半导体基板之间形成；绝缘膜（5），在存储器栅电极（MG）与半导体基板之间以及控制栅电极（CG）与存储器栅电极（MG）之间形成且在其内部具有电荷储存部。绝缘膜（5）具有第1膜（5A）、成为在第1膜（5A）上配置的电荷储存部的第2膜（5N）、在第2膜（5N）上配置的第3膜（5B），第3膜（5B）具有位于控制栅电极（CG）与存储器栅电极（MG）之间的井壁膜（5s）、位于存储器栅电极（MG）与半导体基板之间的沉积膜（5d）。根据该结构，能够加大绝缘膜（5）的角部的距离（D1），能够缓冲电场集中。
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公开(公告)号：CN103035650A
公开(公告)日：2013-04-10
申请号：CN201210369919.9
申请日：2012-09-28
申请人： 瑞萨电子株式会社
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11568 , H01L27/115 , H01L29/42344 , H01L29/42364 , H01L29/66833 , H01L29/792
摘要： 一种半导体装置以及半导体装置的制造方法，能够提高半导体装置的特性。半导体装置包括：绝缘膜（3），在控制栅电极（CG）与半导体基板之间形成；绝缘膜（5），在存储器栅电极（MG）与半导体基板之间以及控制栅电极（CG）与存储器栅电极（MG）之间形成且在其内部具有电荷储存部。绝缘膜（5）具有第1膜（5A）、成为在第1膜（5A）上配置的电荷储存部的第2膜（5N）、在第2膜（5N）上配置的第3膜（5B），第3膜（5B）具有位于控制栅电极（CG）与存储器栅电极（MG）之间的井壁膜（5s）、位于存储器栅电极（MG）与半导体基板之间的沉积膜（5d）。根据该结构，能够加大绝缘膜（5）的角部的距离（D1），能够缓冲电场集中。
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