公开(公告)号：CN106024873B

公开(公告)日：2018-10-26

申请号：CN201610344066.1

申请日：2016-05-20

申请人： 电子科技大学

发明人： 罗小蓉 ,  邓高强 ,  周坤 ,  吴俊峰 ,  张彦辉

IPC分类号： H01L29/739 ,  H01L29/06 ,  H01L29/40

摘要： 本发明属于功率半导体器件技术领域，涉及一种横向IGBT。本发明的横向IGBT器件，其技术方案是：SOI层上层两端分别具有P型阱区和N型阱区；N型阱区表面远离P型阱区的一端具有P型阳极区，P型阱区表面远离N型阱区的一端具有相互独立的P型体接触区和N型阴极区，N型阴极区位于靠近N型阱区的一侧；由P型体接触区和N型阴极区引出阴极电极；其特征在于，在靠近器件阴极一侧引入隔离槽，隔离槽沿器件纵向方向有开口，且隔离槽由位于槽内壁的介质层和由介质层包围的导电材料构成，其侧壁与P型阱区中的N型阴极区接触形成槽栅结构，所述P型体接触区和N型阴极区沿器件纵向方向均分为两段，两段之间有间距，并沿器件的横向中线呈对称结构。

公开(公告)号：CN105097911B

公开(公告)日：2017-11-03

申请号：CN201510456005.X

申请日：2015-07-29

申请人： 电子科技大学

发明人： 罗小蓉 ,  杨超 ,  熊佳云 ,  魏杰 ,  吴俊峰 ,  彭富 ,  张波

IPC分类号： H01L29/778 ,  H01L29/40

摘要： 本发明属于半导体技术领域，具体的说涉及一种具有结型半导体层的HEMT器件。本发明的器件，主要为通过在栅漏之间的势垒层上表面生长一层结型半导体层，结型半导体层与势垒层形成二维空穴气(2DHG)。栅极金属与结型半导体层形成整流结构避免栅上加正压时造成栅极‑2DHG‑2DEG的泄漏电流，同时漏电极与结型半导体之间采用隔离层阻断2DHG；另一方面，栅漏之间的2DHG与2DEG形成极化超结，阻断状态时辅助耗尽漂移区，有效的改善了器件栅靠漏端的电场集中效应，同时，在P型掺杂区和N型掺杂区的接触部分，会引入一个新的电场尖峰,使得器件表面电场分布更加均匀，从而提高器件的关态击穿电压。本发明尤其适用于HEMT器件。

公开(公告)号：CN104538440B

公开(公告)日：2017-06-06

申请号：CN201410851598.5

申请日：2014-12-29

申请人： 电子科技大学

发明人： 罗小蓉 ,  杨超 ,  熊佳云 ,  魏杰 ,  周坤 ,  吴俊峰 ,  张波 ,  李肇基

IPC分类号： H01L29/778 ,  H01L29/06

摘要： 本发明属于功率半导体技术领域，特别涉及一种缓冲层荷电RESURF HEMT器件。本发明的技术方案，主要通过在较厚的缓冲层中引入负电荷，达到提高器件击穿电压或者阈值电压的目的，且不会引入附加寄生电容，同时与在较薄的势垒层中引入电荷相比，在较厚的缓冲层中引入电荷可靠性更好，工艺容差更大。另外，本发明在现在工艺技术的基础上就可实现。本发明尤其适用于HEMT器件。

公开(公告)号：CN106356400A

公开(公告)日：2017-01-25

申请号：CN201610563026.6

申请日：2016-07-18

申请人： 电子科技大学

发明人： 罗小蓉 ,  阮新亮 ,  吴俊峰 ,  周坤 ,  邓高强 ,  孙涛

IPC分类号： H01L29/06 ,  H01L29/739

CPC分类号： H01L29/7397 ,  H01L29/0623 ,  H01L29/7398

摘要： 本发明属于半导体技术领域，涉及一种载流子存储型槽栅IGBT。本发明提供一种具有分裂栅及深槽结构的载流子存储型IGBT，器件关态时，采用深槽辅助耗尽器件的载流子存储层并调节发射极一侧的电场，同时深槽与两分裂栅构成阶梯状结构，削弱发射极的电场峰值，从而显著提升器件在较高的载流子存储层浓度下的耐压能力。此外，器件开态时，深槽结构8表面还能积累一层载流子，进一步降低器件的导通压。

公开(公告)号：CN106024897B

公开(公告)日：2018-08-24

申请号：CN201610554363.9

申请日：2016-07-14

申请人： 电子科技大学

发明人： 罗小蓉 ,  葛薇薇 ,  吴俊峰 ,  马达 ,  吕孟山 ,  黄琳华 ,  刘庆 ,  孙涛

IPC分类号： H01L29/78

CPC分类号： H01L29/7816 ,  H01L29/063 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/0886 ,  H01L29/404 ,  H01L29/407 ,  H01L29/4238 ,  H01L29/7825 ,  H01L29/7831 ,  H01L29/7835

摘要： 本发明属于功率半导体器件领域，涉及一种基于体硅技术的横向三栅功率LDMOS。本发明主要特点为：具有三栅结构和可以与源或栅或外加电极电气相连的第二导电材料。本发明主要优势如下：三栅结构增加了沟道密度，降低了沟道电阻，从而使比导通电阻下降；第二导电材料可以自由选择电极，当于栅电极相接时，在正向时，在第二凹槽的侧面及底面形成电子积累面，形成的多维低阻通道，使比导通电阻大为降低，在反向时，可以辅助耗尽漂移区，增加器件的漂移区掺杂浓度，使器件的比导通电阻降低；当与源电极相接时，减小了栅漏交叠，降低了器件的栅漏电容，从而减小了开关损耗；当与外加电极电气相连时，能够达到多种效果。

公开(公告)号：CN105552109B

公开(公告)日：2018-04-13

申请号：CN201510936970.7

申请日：2015-12-15

申请人： 电子科技大学

发明人： 罗小蓉 ,  阮新亮 ,  周坤 ,  邓高强 ,  魏杰 ,  吴俊峰 ,  邓思宇 ,  张波

IPC分类号： H01L29/06 ,  H01L29/739

摘要： 本发明属于半导体技术领域，具体的说涉及一种SA‑LIGBT。本发明的主要方案为，本发明中的N型阱区内部P+阳极区和N+阳极区，且P+阳极区和N+阳极区分别由多列沿器件横向方向相互平行的P+阳极子区和N+阳极子区构成，同时沿器件纵向方向均为分段式结构；同时，P+阳极区和N+阳极区下方接触有P型埋层。在器件正向导通初期处于单极模式时，P型埋层和P+阳极区形成电子阻挡层，它们可以阻碍从阴极发射过来的电子被N+阳极区收集，从而增大单极模式下P+阳极区和P型第一埋层与N型阱区或者N型高阻区构成的PN结的正向压降，使器件在较小的单极电流下就能进入双极模式，从而抑制snapback现象的出现。本发明的有益效果为，能有效抑制snapback现象，同时还能够提升器件的关态特性。

公开(公告)号：CN106252404A

公开(公告)日：2016-12-21

申请号：CN201610902631.1

申请日：2016-10-18

申请人： 电子科技大学

发明人： 罗小蓉 ,  彭富 ,  杨超 ,  吴俊峰 ,  魏杰 ,  邓思宇 ,  张波 ,  李肇基

IPC分类号： H01L29/778

摘要： 本发明属于半导体技术领域，涉及一种具有高K介质槽的纵向增强型MIS HEMT器件。本发明在源电极下方引入高K介质材料，且高K介质材料延伸至缓冲层；在沟道层之下引入与缓冲层导电类型相反的阻挡层，且阻挡层与栅极两侧接触。阻挡层及高K介质对缓冲层进行二维耗尽作用而提高其掺杂浓度，显著降低器件的导通电阻；反向阻断状态下，高K介质调制纵向电场提升器件耐压。同时，本发明采用与槽栅侧壁接触的P型掺杂阻挡层夹断2DEG与缓冲层的纵向导电沟道，由绝缘栅电极上施加的电压对导电沟道进行控制，从而实现增强型。本发明所公布的器件制备工艺与传统工艺兼容。

公开(公告)号：CN105070760A

公开(公告)日：2015-11-18

申请号：CN201510556581.1

申请日：2015-09-06

申请人： 电子科技大学

发明人： 罗小蓉 ,  尹超 ,  谭桥 ,  张彦辉 ,  刘建平 ,  周坤 ,  魏杰 ,  马达 ,  吴俊峰

IPC分类号： H01L29/78 ,  H01L29/06

CPC分类号： H01L29/7833 ,  H01L29/0603 ,  H01L29/0688 ,  H01L29/0696 ,  H01L29/7831

摘要： 本发明属于功率半导体器件技术领域，涉及一种功率MOS器件。本发明包括具有高K介质延伸栅结构的元胞结构、漏延伸区和介质槽终端，且多个元胞结构并联排布，使得器件具有以下特点：兼顾VDMOS可并联产生大电流以及LDMOS易集成的优点；正向导通时，靠近高K介质一侧的漂移区产生多子积累层，形成连续的低阻通道，显著降低比导通电阻；反向耐压时，高K介质辅助耗尽漂移区，调制漂移区电场，可提高耐压并降低比导通电阻；介质槽终端可缩小器件尺寸，节约芯片面积。

公开(公告)号：CN106252404B

公开(公告)日：2019-08-23

申请号：CN201610902631.1

申请日：2016-10-18

申请人： 电子科技大学

发明人： 罗小蓉 ,  彭富 ,  杨超 ,  吴俊峰 ,  魏杰 ,  邓思宇 ,  张波 ,  李肇基

IPC分类号： H01L29/778

摘要： 本发明属于半导体技术领域，涉及一种具有高K介质槽的纵向增强型MIS HEMT器件。本发明在源电极下方引入高K介质材料，且高K介质材料延伸至缓冲层；在沟道层之下引入与缓冲层导电类型相反的阻挡层，且阻挡层与栅极两侧接触。阻挡层及高K介质对缓冲层进行二维耗尽作用而提高其掺杂浓度，显著降低器件的导通电阻；反向阻断状态下，高K介质调制纵向电场提升器件耐压。同时，本发明采用与槽栅侧壁接触的P型掺杂阻挡层夹断2DEG与缓冲层的纵向导电沟道，由绝缘栅电极上施加的电压对导电沟道进行控制，从而实现增强型。本发明所公布的器件制备工艺与传统工艺兼容。

公开(公告)号：CN105845724B

公开(公告)日：2019-03-29

申请号：CN201610432032.8

申请日：2016-06-17

申请人： 电子科技大学

发明人： 罗小蓉 ,  杨超 ,  吴俊峰 ,  彭富 ,  魏杰 ,  邓思宇 ,  张波

IPC分类号： H01L29/778 ,  H01L29/423

摘要： 本发明属于半导体技术领域，涉及一种积累型垂直HEMT器件。本发明正向导通状态下，绝缘栅极结构侧壁处形成高浓度的电子积累层，大大地降低了器件的导通电阻，从而保证了器件具有很好的正向电流驱动能力；反向阻断状态下，绝缘栅极结构可以有效地改善器件阻挡层与缓冲层界面处的电场集中效应，同时在绝缘栅极结构末端处引入新的电场尖峰，使器件电场分布更加均匀，从而提高器件的关态击穿电压。本发明所公布的器件制备工艺与传统工艺兼容。