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公开(公告)号：CN109328385B
公开(公告)日：2023-03-21
申请号：CN201780030383.9
申请日：2017-05-11
申请人： 硅存储技术公司
摘要： 本发明公开了一种存储器设备和擦除该存储器设备的方法，该存储器设备包括半导体材料衬底，和形成在衬底上并布置成行和列的阵列的多个存储器单元。存储器单元中的每一个储器单元包括在衬底中间隔开的源极区和漏极区，其中衬底中的沟道区在源极区和漏极区之间延伸，设置在沟道区的与源极区相邻的第一部分上方并与该第一部分绝缘的浮栅，设置在沟道区的与漏极区相邻的第二部分上方并与该第二部分绝缘的选择栅，以及设置在源极区上方并与源极区绝缘的编程擦除栅。单独或与选择栅极线或源极线组合的编程擦除栅极线沿列方向布置，使得每个存储器单元可以被单独编程、读取和擦除。
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公开(公告)号：CN107210056B
公开(公告)日：2021-05-18
申请号：CN201580074175.X
申请日：2015-12-04
申请人： 硅存储技术公司
摘要： 本发明公开了一种包括第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元阵列位于所述半导体衬底中并按多个行和列布置。每个存储器单元包括位于所述半导体衬底的表面上的第二导电类型的第一区，以及位于所述半导体衬底的所述表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在沟道区的第一部分上面并与所述沟道区的第一部分绝缘，并且与第一区相邻且与第一区几乎不或完全不重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻，并与沟道区的第二部分绝缘且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。在编程、读取或擦除操作期间，可将负电压施加至选择的或未选择的存储器单元的所述字线和/或所述耦合栅。
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公开(公告)号：CN107077891B
公开(公告)日：2021-03-30
申请号：CN201580053591.1
申请日：2015-09-14
申请人： 硅存储技术公司
摘要： 本发明公开了一种具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置。每个存储器单元包括位于所述半导体衬底表面上的第二导电类型的第一区，以及位于所述半导体衬底表面上的所述第二导电类型的第二区。沟道区位于所述第一区和所述第二区之间。字线覆盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不与或完全不与所述第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，随后将第一负电压施加至未选择存储器单元的字线。在编程、读取或擦除操作期间，可将负电压施加至所述未选择存储器单元的所述字线。
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公开(公告)号：CN109699188B
公开(公告)日：2020-06-09
申请号：CN201780048382.7
申请日：2017-05-18
申请人： 硅存储技术公司
IPC分类号： H01L21/28 , H01L29/423 , H01L27/11539 , G11C16/04
摘要： 本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。
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公开(公告)号：CN109699188A
公开(公告)日：2019-04-30
申请号：CN201780048382.7
申请日：2017-05-18
申请人： 硅存储技术公司
IPC分类号： H01L21/28 , H01L29/423 , H01L27/11539 , G11C16/04
摘要： 本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。
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公开(公告)号：CN106463159A
公开(公告)日：2017-02-22
申请号：CN201580028428.X
申请日：2015-05-03
申请人： 硅存储技术公司
IPC分类号： G11C5/14 , G11C7/20 , G11C16/30 , H03K19/0185
CPC分类号： G06F1/266 , G06F1/28 , G11C5/14 , G11C5/143 , G11C5/147 , G11C5/148 , G11C7/20 , G11C11/4074 , G11C16/30 , H03K19/018521
摘要： 本发明公开了用于嵌入式闪存装置内的改进的通电次序的系统和方法。
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公开(公告)号：CN104160447B
公开(公告)日：2016-10-12
申请号：CN201280065657.5
申请日：2012-10-11
申请人： 硅存储技术公司
CPC分类号： G11C16/30 , G11C5/147 , G11C11/5628 , G11C16/08
摘要： 一种集成电路管芯具有用于接收第一电压的第一管芯焊盘和用于接收第二电压的第二管芯焊盘。第二电压小于第一电压。在第一电压下可操作的第一电路在集成电路管芯中。在第二电压下可操作的第二电路在集成电路管芯中并被连接到第二管芯焊盘。检测来自第二管芯焊盘的电流流动的电路在集成电路管芯中。在第一管芯焊盘与第一电路之间插入的开关响应于由用于检测电流流动的电路所检测的电流流动而将第一管芯焊盘从第一电路断开。
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公开(公告)号：CN109643564B
公开(公告)日：2023-04-07
申请号：CN201780030450.7
申请日：2017-04-23
摘要： 本发明公开了一种提供单独的存储器单元读取、写入和擦除的存储器设备。在以行和列布置的存储器单元的阵列中，每列存储器单元包括列位线、用于偶数行单元的第一列控制栅极线和用于奇数行单元的第二列控制栅极线。每行存储器单元包括行源极线。在另一个实施方案中，每列存储器单元包括列位线和列源极线。每行存储器单元包括行控制栅极线。在另一个实施方案中，每列存储器单元包括列位线和列擦除栅极线。每行存储器单元包括行源极线、行控制栅极线和行选择栅极线。
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