公开(公告)号：CN109637578A

公开(公告)日：2019-04-16

申请号：CN201811146012.X

申请日：2018-09-29

申请人： 瑞鼎科技股份有限公司

发明人： 陈文笙 ,  张佑民 ,  蔡忠松

IPC分类号： G11C29/44 ,  G11C11/413

CPC分类号： G11C11/413 ,  G11C29/4401

摘要： 本发明公开一种具有动态自动修复功能的存储器系统及其运作方法。存储器系统包含存储器及自动侦测及修复电路。自动侦测及修复电路耦接存储器。自动侦测及修复电路包含自我测试单元及修复单元。自我测试单元耦接存储器。修复单元分别耦接存储器及自我测试单元。于存储器系统的初始状态下，自我测试单元即时侦测出存储器中的缺陷并由修复单元即时对存储器中的缺陷进行修复。接着，存储器系统由初始状态进入工作状态。

公开(公告)号：CN108231125A

公开(公告)日：2018-06-29

申请号：CN201711192276.4

申请日：2017-11-24

申请人： 爱思开海力士有限公司

发明人： 卢映圭

IPC分类号： G11C29/44 ,  G11C29/00

CPC分类号： G11C29/4401 ,  G11C29/38 ,  G11C29/44 ,  G11C29/787 ,  G11C2029/0403

摘要： 一种半导体器件包括：熔丝组单元，其包括多个熔丝组，每个熔丝组包括使能熔丝和一个或更多个地址熔丝；断裂控制单元，其适用于在编程操作期间在选中的熔丝组的地址熔丝被编程之后，控制选中的熔丝组的使能熔丝以使其被编程；单元数据验证单元，其适用于在编程操作期间对选中的熔丝组重复地执行验证操作和断裂操作，通过最后验证操作确定来自选中的熔丝组的读取数据是否与对应于断裂地址的目标数据相同，并且输出故障信息；以及熔丝组控制单元，其适用于响应于故障信息，在对选中的熔丝组的编程操作终止之后，控制要对不同的熔丝组执行的编程操作。

公开(公告)号：CN108122591A

公开(公告)日：2018-06-05

申请号：CN201710718931.9

申请日：2017-08-21

申请人： 爱思开海力士有限公司

发明人： 李东燮

IPC分类号： G11C29/00 ,  G06F3/06 ,  G06F11/10

CPC分类号： G11C29/76 ,  G11C29/025 ,  G11C29/12 ,  G11C29/18 ,  G11C29/4401 ,  G11C29/883 ,  G11C2029/1204 ,  G11C2029/4402

摘要： 本发明涉及一种数据存储设备，其包括非易失性存储器装置和控制器，该控制器被配置成确定缺陷位线的一个或多个地址是否被包括在待被写入到非易失性存储器装置中的写入数据的地址或从非易失性存储器装置读取的读取数据的地址中，并且基于确定结果通过跳过缺陷位线来写入该写入数据或读取该读取数据。

公开(公告)号：CN103456369B

公开(公告)日：2018-06-01

申请号：CN201210390230.4

申请日：2012-10-15

申请人： 爱思开海力士有限公司

发明人： 刘正宅

IPC分类号： G11C29/44

CPC分类号： G11C29/4401 ,  G11C29/785 ,  G11C29/84 ,  G11C2029/1202 ,  G11C2029/2602

摘要： 本发明提供了一种能够减少测试时间的修复控制电路和使用修复控制电路的半导体集成电路。所述半导体集成电路包括：多个存储块，其中布置有多个字线；多个字线驱动器，所述多个字线驱动器响应于多个存储块选择信号而驱动多个字线中的一个或更多个；以及修复控制电路，所述修复控制电路通过将响应于剩余地址和所述多个存储块选择信号而产生的修复地址与外部地址进行比较来判定是否执行修复。

公开(公告)号：CN107767900A

公开(公告)日：2018-03-06

申请号：CN201710725863.9

申请日：2017-08-22

申请人： 三星电子株式会社

发明人： 孙钟弼

IPC分类号： G11C7/10

CPC分类号： G11C5/04 ,  G01R31/318513 ,  G01R31/318555 ,  G01R31/3187 ,  G06F12/0207 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/18 ,  G11C29/023 ,  G11C29/1201 ,  G11C29/4401 ,  G11C29/702 ,  G11C2029/4402 ,  H01L22/22 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/32225 ,  G11C7/1078

摘要： 存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及线路交换电路，其被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，线路交换电路被配置为使得当驱动信号具有第一逻辑电平时，线路交换电路分别将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，线路交换电路交换第一外部数据线和第二外部数据线，使得第一内部数据线连接到第二外部数据线，并且第二内部数据线连接到第一外部数据线。

公开(公告)号：CN103778966B

公开(公告)日：2016-09-14

申请号：CN201310499513.7

申请日：2013-10-22

申请人： 国际商业机器公司

发明人： K.W.戈尔曼 ,  D.H.勒 ,  K.蒙代尔 ,  S.塞瑟拉曼

IPC分类号： G11C29/44 ,  H01L25/065 ,  H01L23/525 ,  G01R31/3187

CPC分类号： G11C29/88 ,  G01R31/318513 ,  G11C29/006 ,  G11C29/4401 ,  H01L23/525 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2225/06541 ,  H01L2225/06596

摘要： 本文公开了一种堆叠芯片模块及其制造和维修方法，该堆叠芯片模块具有集成电路芯片，该集成电路芯片具有可集成的内置自我维护块。该模块包括芯片的堆叠，每个芯片包括具有第一和第二控制器的自我维护块。第一控制器控制对芯片上功能块的晶片级和模块级维修（即自我测试或自我修复）。第二控制器在晶片级维修期间提供芯片外测试器与第一控制器之间的接口。每个芯片还包括多个互连结构（例如多路复用器和穿通基板通道），其集成位于堆叠中的相邻芯片的自我维护块，使得在模块级维修期间，位于堆叠中单个芯片（例如底部芯片）上的单个第二控制器仅提供芯片外测试器与所有第一控制器之间的接口。

公开(公告)号：CN105513647A

公开(公告)日：2016-04-20

申请号：CN201610026970.8

申请日：2011-12-23

申请人： 英特尔公司

发明人： J-S.杨 ,  D.科布拉 ,  L.居 ,  D.齐默曼

IPC分类号： G11C29/44

CPC分类号： G11C29/4401

摘要： 本文描述了用于堆叠存储器架构的自修复逻辑。存储装置的一个实施例包括存储器堆叠和与存储器堆叠耦合的系统元件，存储器堆叠具有包括第一存储器管芯元件的一个或多个存储器管芯元件。第一存储器管芯元件包括多个硅通孔（TSV）和自修复逻辑，TSV包括数据TSV和一个或多个备用TSV，自修复逻辑用于修复多个数据TSV的有缺陷TSV的操作，对有缺陷TSV的操作的修复包括利用一个或多个备用TSV。

公开(公告)号：CN103875039A

公开(公告)日：2014-06-18

申请号：CN201280042120.7

申请日：2012-08-28

申请人： 杭州海存信息技术有限公司

发明人： 张国飙

IPC分类号： G11C29/04

CPC分类号： G11C29/822 ,  G11C17/00 ,  G11C29/4401 ,  G11C2029/0409

摘要： 提供一种现场修复系统。该系统的播放器对三维掩膜编程只读存储器（3D-MPROM）的数据进行检测，当发现错误数据时，从一远程伺服器处获取正确数据，或从播放器的暂时存储器中获取正确数据。该方案中，三维掩膜编程只读存储器的大部分数据在出厂时未被检测，而在使用现场被检测和修复，可以缩短测试时间，降低测试成本。

公开(公告)号：CN101395674B

公开(公告)日：2013-07-24

申请号：CN200780007275.6

申请日：2007-03-05

申请人： 高通股份有限公司

发明人： 拉克希米康德·马米莱蒂 ,  阿南德·克里希纳穆尔蒂 ,  克林特·韦恩·芒福德 ,  桑贾伊·B·帕特尔

IPC分类号： G11C29/12

CPC分类号： G11C29/16 ,  G11C29/022 ,  G11C29/1201 ,  G11C29/44 ,  G11C29/4401 ,  G11C2029/1208

摘要： 通过提供用于存储器阵列存储位置的每一可寻址子单元的数据总线通道来测试存储器阵列的I/O中的读取和写入数据导引逻辑。每一总线通道连接到比较器的数据输入。BIST控制器通过所述写入导引逻辑将测试模式写入到所述存储器，且并行读取所述测试模式以测试所述写入导引逻辑。所述BIST控制器并行地将测试模式写入到所述存储器，并通过所述读取导引逻辑读取所述测试模式以测试所述读取导引逻辑。在两种情况下，专用于每一总线通道的单独比较器检验所述子单元数据在所述数据总线通道与存储器存储位置子单元之间适当移位。所述比较器在正常操作期间被有效停用以防止逻辑门切换。

公开(公告)号：CN102402472A

公开(公告)日：2012-04-04

申请号：CN201010285085.4

申请日：2010-09-17

申请人： 鸿富锦精密工业(深圳)有限公司 ,  鸿海精密工业股份有限公司

发明人： 郭明睿 ,  马坤

IPC分类号： G06F11/22

CPC分类号： G11C29/16 ,  G11C16/06 ,  G11C29/4401 ,  G11C29/76

摘要： 一种内存检测系统其包括用于执行指令的用户层模块。用户层模块包括判断单元和获取单元。判断单元用于判断内存是否合格，若内存不合格，则输出获取信号。获取单元用于接收获取信号获取内存中不合格位置的虚拟地址。内存检测系统还包括通信模块和内核层模块。内核层模块包括处理单元。获取单元还用于发送获取地虚拟地址给通信模块。通信模块将虚拟地址发送给处理模块。处理单元用于将接收到的虚拟地址转换为对应的物理地址。本发明还提供了一种内存检测方法。