公开(公告)号：CN113690173B

公开(公告)日：2024-04-05

申请号：CN202111052991.4

申请日：2021-09-07

申请人： 长江存储科技有限责任公司

发明人： 陈亮

IPC分类号： H01L21/762 ,  H10B41/35 ,  H10B41/49 ,  H10B43/35 ,  H10B43/50 ,  H01L21/8234

摘要： 本申请提供了一种三维存储器及其制备方法。该三维存储器包括：第一半导体器件，包括：衬底；多个外围器件，外围器件的一部分位于衬底的阱中；半导体层，与衬底相邻设置；多个存储串结构，位于半导体层上，并与半导体层电耦合；以及深沟槽隔离结构，包括：第一部分，贯穿衬底和/或半导体层，以使半导体层和衬底之间电隔离；第二部分，贯穿衬底并围绕阱设置，以使外围器件之间电隔离。本申请提供的三维存储器及其制备方法，能够简化隔离结构及其制备工艺，降低制造成本，提高外围器件的性能，可避免外围器件之间的穿通问题。此外，会削弱甚至避免外围器件和多个存储串结构之间的相互影响。

公开(公告)号：CN110832639B

公开(公告)日：2024-01-09

申请号：CN201880041674.2

申请日：2018-07-12

申请人： 英飞凌科技有限责任公司

发明人： 陈春 ,  J·朴 ,  金恩顺 ,  姜仁国 ,  姜成泽 ,  张国栋

IPC分类号： H10B43/40 ,  H10B43/30 ,  H01L29/66 ,  H01L21/265 ,  H01L21/28 ,  H01L21/285 ,  H01L29/45 ,  H01L29/49 ,  H01L29/78 ,  H10B41/30 ,  H10B41/49

摘要： 公开了一种半导体器件及其制造方法。该方法包括在外围区域中的衬底的表面上形成的栅极电介质上沉积多晶硅栅极层，在多晶硅栅极层上形成电介质层，以及在电介质层上沉积高度提高(HE)膜。然后，对HE膜、电介质层、多晶硅栅极层和栅极电介质进行图案化，以便在外围区域中形成高压场效应晶体管(HVFET)栅极。执行高能量注入以在邻近HVFET栅极的衬底中的源极区域或漏极区域中形成至少一个轻掺杂区域。然后去除HE膜，并在外围区域中的衬底上形成低压(LV)逻辑FET。在一个实施例中，LV逻辑FET是高k金属栅极逻辑FET。(56)对比文件CN 104321877 A,2015.01.28CN 103985673 A,2014.08.13US 6329256 B1,2001.12.11US 2008029805 A1,2008.02.07

公开(公告)号：CN112530953B

公开(公告)日：2024-05-31

申请号：CN201911366452.0

申请日：2019-12-26

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 河原慎二 ,  山本武志 ,  山浦和章 ,  户田顺之

IPC分类号： H10B41/10 ,  H10B41/49 ,  H10B41/50 ,  H01L27/02

摘要： 实施方式提供能够小型化的半导体装置。实施方式的半导体装置具备半导体基板、设置于上述半导体基板的上表面的第1晶体管、以及设置于上述第1晶体管的上方并连接于上述第1晶体管的栅极的第1电容器。在上述栅极与上述半导体基板之间能够流通隧道电流。

公开(公告)号：CN117222227A

公开(公告)日：2023-12-12

申请号：CN202311117523.X

申请日：2023-08-31

申请人： 华虹半导体(无锡)有限公司

发明人： 周洋 ,  徐杰

IPC分类号： H10B41/35 ,  H10B41/41 ,  H10B41/49

摘要： 本申请公开了一种改善闪存器件制作过程中字线损伤的工艺，包括：S1：提供一衬底，所述衬底包括存储单元区域和外围区域，所述衬底上依次沉积有隧穿氧化层、浮栅多晶硅层、ONO层、控制栅多晶硅层和氮化硅层，位于所述存储单元区域的所述氮化硅层内形成有字线窗口，所述字线窗口内形成有字线结构，所述字线结构的底部接触所述隧穿氧化层；S2：研磨所述字线结构的顶部，直至去除指定厚度的所述字线结构；S3：在所述氮化硅层和所述字线窗口上形成TEOS层；S4：对所述TEOS层进行平坦化处理，以去除高于所述氮化硅层顶部的所述TEOS层。本申请通过上述方案，能够解决刻蚀过程中字线表面形成凹坑状缺陷的问题。

公开(公告)号：CN116600567A

公开(公告)日：2023-08-15

申请号：CN202310231245.4

申请日：2023-03-06

申请人： 华虹半导体(无锡)有限公司

发明人： 柳邦杰 ,  徐杰 ,  李志国 ,  周洋 ,  万里

IPC分类号： H10B41/42 ,  H10B41/49 ,  H10B41/41 ,  H10B41/35 ,  H10B41/50

摘要： 本申请提供一种改善嵌入式闪存逻辑器件栅极形成的方法，包括：步骤S1，提供的衬底分为核心区和外围区，核心区形成有闪存栅结构和多个字线多晶硅，在衬底上依次形成多晶硅层和第一图案化的光刻胶层；步骤S2，以第一图案化的光刻胶层为掩模，刻蚀露出的多晶硅层；步骤S3，在衬底上依次形成硬掩模层和第二图案化的光刻胶层；步骤S4，以第二图案化的光刻胶层为掩模，刻蚀核心区的闪存栅结构。在步骤S2中，同步刻蚀核心区和外围区的多晶硅层，无需考虑嵌入式闪存不同产品核心存储电路区域面积占芯片总面积的比例，提高多晶硅层的刻蚀工艺窗口，节省一次光刻过程，降低工艺成本，由于多晶硅层的保护，刻蚀不会对核心区的字线多晶硅造成损伤。

公开(公告)号：CN117750773A

公开(公告)日：2024-03-22

申请号：CN202311783966.2

申请日：2018-07-12

申请人： 英飞凌科技有限责任公司

发明人： 陈春 ,  J·朴 ,  金恩顺 ,  姜仁国 ,  姜成泽 ,  张国栋

IPC分类号： H10B43/40 ,  H10B43/30 ,  H01L21/336 ,  H01L29/78 ,  H01L21/265 ,  H01L21/28 ,  H01L21/285 ,  H01L29/45 ,  H01L29/49 ,  H10B41/30 ,  H10B41/49

摘要： 本申请涉及用薄栅极多晶硅形成高电压晶体管的方法。公开了一种半导体器件及其制造方法。该方法包括在外围区域中的衬底的表面上形成的栅极电介质上沉积多晶硅栅极层，在多晶硅栅极层上形成电介质层，以及在电介质层上沉积高度提高(HE)膜。然后，对HE膜、电介质层、多晶硅栅极层和栅极电介质进行图案化，以便在外围区域中形成高压场效应晶体管(HVFET)栅极。执行高能量注入以在邻近HVFET栅极的衬底中的源极区域或漏极区域中形成至少一个轻掺杂区域。然后去除HE膜，并在外围区域中的衬底上形成低压(LV)逻辑FET。在一个实施例中，LV逻辑FET是高k金属栅极逻辑FET。

公开(公告)号：CN111418063B

公开(公告)日：2024-01-30

申请号：CN201880077078.X

申请日：2018-11-09

申请人： 硅存储技术股份有限公司

发明人： 杨任伟 ,  吴满堂 ,  陈俊铭 ,  苏千乗 ,  N·多

IPC分类号： H10B41/49 ,  H01L29/423 ,  H01L29/788 ,  H01L21/336 ,  H10B41/30 ,  H10B41/41 ,  H10B41/35 ,  H10B41/43 ,  H01L29/49

摘要： 一种存储器设备，该存储器设备包括形成在同一半导体衬底上的存储器单元、逻辑器件和高电压器件。该存储器单元和高电压器件下方的衬底的上表面的部分相对于逻辑器件下方的衬底的上表面部分形成凹陷。该存储器单元包括设置在衬底的沟道区的第一部分上方的多晶硅浮栅，设置在沟道区的第二部分上方的多晶硅字线栅，设置在衬底的源极区上方的多晶硅擦除栅，以及设置在浮栅上方并且通过包括高K电介质的复合绝缘层与浮栅绝缘的金属控制栅。逻辑器件包括设置在衬底上方的金属栅。高电压器件包括设置

公开(公告)号：CN117096192A

公开(公告)日：2023-11-21

申请号：CN202311085609.9

申请日：2023-08-25

申请人： 上海华力集成电路制造有限公司

发明人： 李思阳 ,  蔡彬 ,  赵鹏

IPC分类号： H01L29/78 ,  H01L21/336 ,  H10B41/49 ,  H10B41/30

摘要： 本发明提供一种抑制SONOS器件GIDL效应的结构，N型沟道晶体管；即衬底为P型；在P型衬底中形成的三个N+型阱，三个N+型阱分别为源极区、漏极区和位于源极区、漏极区之间的中间阱区；直接位于漏极区和中间阱区之间的衬底上方的控制栅极；位于源极区和中间阱区之间的衬底上方的选择栅极；分别位于源极区和漏极区上的第一、二金属硅化物层，使得源极区和中间阱区形成为非对称的金属硅化物结构。本发明通过构建非对称Salicide完成Cell(存储单元)区双晶体管SONOS GIDL效应的改善，提升产品可靠性和良率。

公开(公告)号：CN118923222A

公开(公告)日：2024-11-08

申请号：CN202280093037.6

申请日：2022-06-13

申请人： 硅存储技术股份有限公司

发明人： 贾卓强 ,  邢精成 ,  X·刘 ,  S·乔尔巴 ,  N·多

IPC分类号： H10B41/49 ,  H01L29/423 ,  H01L29/66

摘要： 一种方法包括：使第一区域和第二区域中的衬底的上表面相对于第三区域凹入；在该第一区域中形成第一导电层；在三个区域中形成第二导电层；选择性地去除该第一区域中的该第一导电层和该第二导电层，同时保留该第二区域和该第三区域中的该第二导电层；在该第一区域中留下分别具有该第二导电层的控制栅和该第一导电层的浮栅的堆叠结构对；在该三个区域中形成第三导电层；使该第三导电层的上表面凹入到该堆叠结构的顶部下方并从该第二区域和该第三区域去除该第三导电层；从该第二区域和该第三区域去除该第二导电层；以及在该第二区域和该第三区域中形成金属材料块。

公开(公告)号：CN118872043A

公开(公告)日：2024-10-29

申请号：CN202280092493.9

申请日：2022-06-07

申请人： 硅存储技术股份有限公司

发明人： S·乔尔巴 ,  C·德科贝尔特 ,  周锋 ,  金珍浩 ,  X·刘 ,  N·多

IPC分类号： H01L21/8238 ,  H10B41/49 ,  H01L29/423 ,  H01L29/78

摘要： 一种在具有第一区域、第二区域和第三区域的硅衬底上形成器件的方法包括：使该第一区域和该第三区域中的上衬底表面凹陷；在该第二区域中形成向上延伸的硅鳍片；在该第一区域中形成第一源极区、第一漏极区和第一沟道区；在该鳍片中形成第二源极区、第二漏极区和第二沟道区；在该第三区域中形成第三源极区、第三漏极区和第三沟道区；使用第一多晶硅沉积在该第一沟道区的第一部分上方形成浮置栅极；使用第二多晶硅沉积形成在该第一源极区上方的擦除栅极和在该第三沟道区上方的器件栅极；以及使用金属沉积形成在该第一沟道区的第二部分上方的字线栅极、在该浮置栅极上方的控制栅极、和在该第二沟道区上方的逻辑栅极。