公开(公告)号：CN118899298A

公开(公告)日：2024-11-05

申请号：CN202410291542.2

申请日：2023-08-18

申请人： 南亚科技股份有限公司

发明人： 黄则尧

IPC分类号： H01L23/528 ,  H01L23/532 ,  H01L23/522 ,  H01L21/768

摘要： 本公开涉及一种半导体元件及其制备方法。该半导体元件包括一基底，其包括一混合区与一非混合区；一底部多孔介电层，其设置于该基底上；一顶部多孔介电层，其设置于该底部多孔介电层上；一中间多孔介电层，其设置于该混合区的上方，并设置于该底部多孔介电层与该顶部多孔介电层之间；一混合区导电结构，其沿着该顶部多孔介电层、该中间多孔介电层与该底部多孔介电层设置，并设置于该基底的该混合区上；一非混合区导电结构，沿着该顶部多孔介电层与该底部多孔介电层设置，并设置于该基底的该非混合区上。该顶部多孔介电层的孔隙率大于该中间多孔介电层的孔隙率。该中间多孔介电层的孔隙率大于该底部多孔介电层的孔隙率。

公开(公告)号：CN118899284A

公开(公告)日：2024-11-05

申请号：CN202410328721.9

申请日：2024-03-21

申请人： 三星电子株式会社

发明人： 全俊镐 ,  金德成 ,  吴桂植 ,  李旻佑 ,  林汪龙 ,  曹丙坤

IPC分类号： H01L23/48 ,  H01L23/528 ,  H01L23/52 ,  H01L23/522 ,  H10B80/00 ,  H01L21/768 ,  H01L21/82

摘要： 一种半导体装置包括：半导体层，所述半导体层具有第一表面和与所述第一表面相反的第二表面；第一布线结构，所述第一布线结构位于所述半导体层的所述第一表面上；第二布线结构，所述第二布线结构位于所述半导体层的所述第二表面上；以及贯穿通路，所述贯穿通路延伸穿过所述半导体层并且电连接到所述第一布线结构和所述第二布线结构，其中，所述半导体层还包括：与所述半导体层的所述第一表面相邻的第一半导体元件层；以及与所述半导体层的所述第二表面相邻的第二半导体元件层。

公开(公告)号：CN118899268A

公开(公告)日：2024-11-05

申请号：CN202311363217.4

申请日：2023-10-20

申请人： 爱思开海力士有限公司

发明人： 郑盛旭

IPC分类号： H01L23/31 ,  H01L23/48 ,  H01L23/522 ,  H01L23/528 ,  H01L21/56 ,  H01L21/768

摘要： 本公开涉及半导体装置以及制造半导体装置的方法。半导体装置可以包括：栅极结构，该栅极结构包括交替层叠的导电层和绝缘层并且包括用于暴露导电层中的至少一个的阶梯结构；接触插塞，该接触插塞延伸穿过栅极结构并且该接触插塞电连接到通过阶梯结构暴露的最上侧导电层；以及绝缘间隔件，该绝缘间隔件设置在导电层当中的剩余导电层与接触插塞之间。绝缘层可以各自具有第一厚度，并且绝缘间隔件可以各自具有比第一厚度小的第二厚度。

公开(公告)号：CN118899257A

公开(公告)日：2024-11-05

申请号：CN202410928086.8

申请日：2024-07-11

申请人： 芯联集成电路制造股份有限公司

发明人： 周旭 ,  张海波 ,  吴荣成

IPC分类号： H01L21/768 ,  H01L23/522

摘要： 本发明提供一种半导体结构及其形成方法，所述半导体结构包括：衬底；层间介质层，覆盖衬底；接触孔，自层间介质层的表面延伸至伸入衬底内；第一粘合层，覆盖接触孔的底壁及侧壁；导电插塞，填充接触孔；第二粘合层，形成于层间介质层及导电插塞的表面，第二粘合层的硬度大于第一粘合层的硬度；以及，金属电极层，覆盖第二粘合层。利用第二粘合层作为金属电极层与层间介质层之间的结合层，由于第二粘合层的硬度大于第一粘合层的硬度，可有效阻隔金属电极层对衬底的影响，因此可以提高打线强度，同时，在形成第二粘合层时，先去除层间介质层上的第一粘合层，第二粘合层不会因与第一粘合层之间结合力差而容易剥落，由此可以保证器件性能。

公开(公告)号：CN118866863A

公开(公告)日：2024-10-29

申请号：CN202410920010.0

申请日：2024-07-10

申请人： 宏茂微电子(上海)有限公司

发明人： 陈之文 ,  范俊 ,  宁文果 ,  邵滋人 ,  付永朝

IPC分类号： H01L23/522 ,  H01L23/528 ,  H01L21/50 ,  H01L21/768 ,  H01L21/60

摘要： 本发明涉及芯片技术领域，具体地说是一种芯片三维堆叠的结构及其制程工艺。一种芯片三维堆叠的结构，包括载体，所述的载体上设有若干堆叠的晶圆，晶圆内设有硅通孔，硅通孔内设有导电结构一，相邻上下层晶圆的硅通孔连通，并且每个晶圆硅通孔内的导电结构一与该晶圆内的焊盘电连接。同现有技术相比，采用TSV Via‑last制程在晶圆内部形成硅通孔的，相比现有的Via‑middle制程，无需在晶圆制造时预先埋入TSV，降低了晶圆制造的成本。将上下芯片中的硅通孔直接连接在一起，TSV的连接界面上不存在TSV以外的其它结构，如焊盘凸点等。因此减低了TSV连接时的电阻以及插入损失，提高了数据传输性能。采用晶圆键合技术，减低了晶圆减薄工艺的难度，可以将晶圆中的Si衬底厚度减薄到极致，从而大大降低了芯片间互连的距离，提高了数据传输性能。

公开(公告)号：CN117393446B

公开(公告)日：2024-10-29

申请号：CN202311517268.8

申请日：2023-11-14

申请人： 广东省科学院半导体研究所

发明人： 胡川 ,  向迅 ,  燕英强 ,  陈志涛

IPC分类号： H01L21/603 ,  H01L21/56 ,  H01L21/50 ,  H01L21/48 ,  H01L23/31 ,  H01L23/48 ,  H01L23/488 ,  H01L23/498 ,  H01L23/528 ,  H01L23/522 ,  H01L23/538

摘要： 本发明公开一种三维芯片堆叠结构及制备方法，方法包括形成导电结构；在芯片的第一表面和/或第二表面制备半固化状态的有机膜，并在有机膜上开窗以露出第一导电结构和/或第二导电结构；在较低温度下，依次将上层芯片的第一导电结构固定在下层芯片的第二导电结构上，完成多层芯片的堆叠；在堆叠的多层芯片顶部施加压力，通过真空回流工艺，将堆叠的多层芯片的第一导电结构和第二导电结构的突刺和金属凸块的侧壁浸润，实现第一导电结构与第二导电结构的完全键合，通过有机膜将上下层芯片粘合；将有机膜加热完全固化。本发明的方案能够有效降低上下层芯片互连时的工艺难度和三维堆叠封装的成本，且制得的三维芯片堆叠结构的良率和可靠性更优。

公开(公告)号：CN111295762B

公开(公告)日：2024-10-22

申请号：CN201880070348.4

申请日：2018-10-24

申请人： 索尼半导体解决方案公司

发明人： 藤井宣年

IPC分类号： H01L27/146 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H04N25/76 ,  H04N25/79

摘要： 本发明涉及能够提高遮光性能的固态摄像元件、制造方法和电子设备。该固态摄像元件具有其中存储基板、逻辑基板和传感器基板被层叠的层叠结构。固态摄像元件设置有：贯通电极，其使存储基板和传感器基板彼此连接，并使得贯通电极穿过所述逻辑基板的半导体层；遮光金属膜，其设置在逻辑基板的设置在传感器基板侧的配线层中，并且遮光金属膜中形成有开口以便使所述贯通电极穿过；以及接触电极，其形成在逻辑基板和传感器基板之间的接合表面上，并且用于将贯通电极连接至传感器基板侧。本技术能够应用于例如其中层叠有三层基板的层叠型固态摄像元件。

公开(公告)号：CN114446927B

公开(公告)日：2024-10-18

申请号：CN202011191693.9

申请日：2020-10-30

申请人： 瑞昱半导体股份有限公司

发明人： 颜孝璁 ,  黄亭尧 ,  陈家源

IPC分类号： H01L23/522 ,  H10N97/00

摘要： 一种电感器装置，其包括第一电感器、第一连接件、第二电感器及第二连接件。第一电感器的第一迹线位于第一层。第一电感器的第二迹线位于第二层，并与第一迹线分别于第一区域及第二区域耦接。第一连接件设置于未设置有第一迹线及第二迹线的区块，并耦接第二迹线。第二电感器的第三迹线位于第一层，第一迹线与第三迹线分别于第一区域及第二区域交替设置。第二电感器的第四迹线位于第二层，并与第三迹线分别于第一区域及第二区域耦接，第二迹线与第四迹线分别于第一区域及第二区域交替设置。第二连接件设置于未设置有第三迹线及第四迹线的区块，并耦接第四迹线。

公开(公告)号：CN118738021A

公开(公告)日：2024-10-01

申请号：CN202410326432.5

申请日：2024-03-21

申请人： 三星电子株式会社

发明人： 慎重垣 ,  李瑌真 ,  李钟旼 ,  崔智旻

IPC分类号： H01L23/528 ,  H01L23/522 ,  H01L25/16

摘要： 提供一种半导体装置和一种半导体封装件。该半导体装置包括：半导体衬底上的绝缘结构；绝缘结构中的下导电图案；绝缘结构上的上导电图案；绝缘结构中的导电过孔件，导电过孔件将上导电图案中的至少一个连接到下导电图案中的至少一个；覆盖绝缘结构和上导电图案的保护层；覆盖保护层的蚀刻停止层；在蚀刻停止层的位于上导电图案之间的部分上的第一钝化层；以及第一钝化层上的上钝化层。

公开(公告)号：CN118737953A

公开(公告)日：2024-10-01

申请号：CN202410733567.3

申请日：2024-06-06

申请人： 上海积塔半导体有限公司

发明人： 张继伟 ,  郭秋生 ,  胡林辉 ,  周华 ,  丁甲

IPC分类号： H01L21/768 ,  H01L23/522

摘要： 本公开提供了一种器件制备方法和半导体器件。其中，器件制备方法包括：提供基板，其中，在基板上形成有第一电介质层和导电件的第一导电部分，第一导电部分填充在开设于第一电介质层中的第一通孔内；形成图案化的第二电介质层，其中，在第二电介质层中开设有第二通孔，且第二通孔与第一通孔相连通；以及形成导电件的填充在第二通孔内的第二导电部分，其中，第二导电部分与第一导电部分电连接，且第二导电部分的厚度小于或等于预设厚度，以使得第二导电部分中不存在孔隙或者使得第二导电部分中存在的孔隙的特征尺寸小于或等于预设尺寸。