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    Dispositif de retard réglable
    12.
    发明公开
    Dispositif de retard réglable 失效
    可调延时装置

    公开(公告)号：EP0493150A1

    公开(公告)日：1992-07-01

    申请号：EP91403222.2

    申请日：1991-11-27

    申请人： BULL S.A.

    发明人： Marbot, Roland

    IPC分类号： H03H11/26

    CPC分类号： H03H11/265

    摘要： Le dispositif de retard 10 comprend une porte ECL 11 dont la source de courant 16 et les deux résistances de charge 14, 15 sont associées à un circuit de réglage 23 produisant une tension de réglage Vd pour faire varier le courant de polarisation de façon hyperbolique et une tension Vh pour maintenir constante la tension sur les collecteurs des transistors 12 et 13 de la porte 11. Le dispositif de retard 10 fait varier linéairement les retards entre les signaux d'entrée IN, IN* et de sortie OUT, OUT*.
    L'invention s'applique notamment aux systèmes de transmission de données numériques à très haut débit, à plus de 1 gigabit par seconde par exemple.

    摘要翻译： 延迟装置10包括ECL门11，其电流源16和两个负载电阻器14,15与调节电路23相关联，产生控制电压Vd以双曲线方式改变偏置电流，以及 电压Vh以保持栅极11的晶体管12和13的集电极上的电压恒定。延迟器件10线性地改变输入信号IN，IN *和输出OUT，OUT *之间的延迟。 本发明特别适用于超高速数字数据传输系统，例如每秒超过1千兆比特。

    Dispositif de retard réglable
    13.
    发明公开
    Dispositif de retard réglable 失效
    EinstellbareVerzögerungsanordnung。

    公开(公告)号：EP0493149A1

    公开(公告)日：1992-07-01

    申请号：EP91403221.4

    申请日：1991-11-27

    申请人： BULL S.A.

    发明人： Marbot, Roland

    IPC分类号： H03H11/26

    CPC分类号： H03H11/265

    摘要： Le dispositif de retard réglable 10 comprend une porte ECL 11 associée à un circuit de réglage 23 agissant sur les valeurs des résistances de charge 14, 15 des transistors 12, 13 et la résistance de charge 18 de la source de courant 16 de la porte 11 pour faire varier linéairement le courant produit par la source 16 tout en maintenant constante la tension sur les collecteurs des transistors 12, 13. La plage de variation des résistances est choisie de façon que le retard entre les signaux d'entrée IN, IN* et OUT, OUT* varie sensiblement linéairement.
    L'invention s'applique notamment aux systèmes de transmission de données numériques à très haut débit, à plus de 1 gigabit par seconde par exemple.

    摘要翻译： 可控延迟装置10包括与控制电路23相关联的ECL门11，其作用在栅极11的电流源16的晶体管12,13的负载电阻器14和15的负载电阻器18的值上， 以改变源16产生的电流，同时保持晶体管12,13的集电极上的电压恒定。 选择电阻器的变化范围使得输入IN，IN *和输出OUT，OUT *信号之间的延迟基本上呈线性变化。 本发明特别适用于以非常高的吞吐量发送数字数据的系统，例如超过1吉比特每秒。

    Linearity correcting control circuit for tunable delay line
    15.
    发明公开
    Linearity correcting control circuit for tunable delay line 失效
    线性校正控制电路的延时线

    公开(公告)号：EP0239696A3

    公开(公告)日：1989-02-01

    申请号：EP86308024.8

    申请日：1986-10-16

    申请人： TEKTRONIX, INC.

    发明人： Dobos, Laszlo Janos ,  Agoston, Agoston

    IPC分类号： H03H11/26 ,  H03H17/00

    CPC分类号： H03H11/265

    摘要： A control circuit produces a control voltage (Vc) for a tunable delay line (18) in response to the magnitude of digital input data. The magnitude of the control voltage output corresponding to any digital input magnitude is independently adjustable to compensate for any nonlinear response of the delay to control voltage input such that the time delay produced by the delay line is substantially a linear function of the digital input to the control voltage source.

    DETERMINISTIC JITTER EQUALIZER
    19.
    发明公开
    DETERMINISTIC JITTER EQUALIZER 审中-公开
    确定性抖动均衡器

    公开(公告)号：EP1709758A4

    公开(公告)日：2007-07-18

    申请号：EP04818035

    申请日：2004-12-14

    申请人： CALIFORNIA INST OF TECHN

    发明人： BUCKWALTER JAMES ,  HAJIMIRI SEYED ALI ,  ANALUI BEHNAM

    IPC分类号： H04L7/033 ,  H03H11/26 ,  H04B1/10 ,  H04L1/20

    CPC分类号： H03H11/265 ,  H04L1/205 ,  H04L7/0337

    摘要： An equalizer for serial data communications can be configured to compensate for the effects of deterministic jitter. The equalizer can be configured to compensate a received serial data stream for the effects of data-dependent jitter as well as duty cycle distortion jitter. The equalizer can be configured to determine the value of one or more previously received symbols and compare them to a recovered symbol. The equalizer can adjust a variable delay positioned in the serial data path to introduce a delay into the data path that is based in part on the received data stream. The equalizer can be configured to vary the delay when any of the one or more previously received symbols is different from the recovered symbol, and can be configured to maintain a constant delay if the one or more previously received symbols is the same as the recovered symbol.

    CASCADED DELAY LOCKED LOOP CIRCUIT
    20.
    发明授权
    CASCADED DELAY LOCKED LOOP CIRCUIT 有权
    级联延迟线回路

    公开(公告)号：EP1444783B1

    公开(公告)日：2006-12-27

    申请号：EP02773869.9

    申请日：2002-10-23

    申请人： MOTOROLA, INC.

    发明人： JUAN, Jui-Kuo ,  STENGEL, Robert, E. ,  MARTIN, Frederick, L. ,  BOCKELMAN, David, E.

    IPC分类号： H03L7/07 ,  H03L7/081 ,  H03L7/16 ,  H03H11/26

    CPC分类号： H03L7/16 ,  H03L7/07 ,  H03L7/0812 ,  H03L7/14 ,  H03L2207/08

    摘要： A delay locked loop frequency synthesizer in several embodiments uses a primary delay line element (24) and one or more secondary delay elements (162 164, 270, 310). In one embodiment, a main delay line (24) is used to coarsely select a frequency output while a secondary delay element (162 164, 270, 310), either passive or active, is used to increase the resolution of the primary delay line (24). In the passive embodiment, a coarse and fine frequency selection is possible by selecting components from the output taps of the main delay line (24) as a driving signal for the passive secondary delay element (310) to provide the coarse adjustment and selecting an output from the secondary delay element (310) to provide the fine selection.