公开(公告)号：EP0569137A2

公开(公告)日：1993-11-10

申请号：EP93302745.0

申请日：1993-04-07

申请人： ALTERA CORPORATION

发明人： Cliff, Richard G. ,  Lytle, Craig Schilling ,  Ahanin, Bahram ,  Heile, Francis B. ,  Pedersen, Bruce B. ,  Veenstra, Kerry

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17704 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17792

摘要： A programmable logic array integrated circuit has a number of programmable logic modules which are grouped together in a plurality of logic array blocks ("LABs"). The LABs are arranged on the circuit in a two dimensional array. A conductor network is provided for interconnecting any logic module with any other logic module. In addition, adjacent or nearby logic modules are connectable to one another for such special purposes as providing a carry chain between logic modules and/or for connecting two or more modules together to provide more complex logic functions without having to make use of the general interconnection network. Another network of so-called fast or universal conductors is provided for distributing widely used logic signals such as clock and clear signals throughout the circuit.

摘要翻译： 可编程逻辑阵列集成电路具有多个可编程逻辑模块，这些可编程逻辑模块被分组在多个逻辑阵列块（“LAB”）中。 LAB以二维阵列布置在电路上。 提供一个导体网络，用于将任何逻辑模块与任何其他逻辑模块相互连接。 此外，相邻或附近的逻辑模块可以彼此连接，用于在逻辑模块之间提供进位链和/或用于将两个或多个模块连接在一起以提供更复杂的逻辑功能而不必使用一般互连的特殊目的 网络。 提供了所谓的快速或通用导体的另一网络，用于在整个电路中分布广泛使用的逻辑信号，例如时钟和清除信号。

公开(公告)号：EP0340891A3

公开(公告)日：1991-01-16

申请号：EP89301781.4

申请日：1989-02-23

申请人： ALTERA CORPORATION

发明人： Norman, Kevin Alan ,  Frankovich, Robert J.

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K19/17704 ,  H03K19/17728 ,  H03K19/1774

摘要： A programmable logic device having a relatively small number of programmable product terms (0E,SETN,INV,P0,P1,P2,ACLK,CLEARN) ("P-terms") feeding each fixed combinatorial logic device (51), and additional "expander" programmable P-terms (EXP1,EXP2) which do not directly feed a fixed device. Relatively simple logic functions can be performed by suitably programming the P-terms feeding the fixed devices. More complex logic functions can be performed by suitably programming the required number of expander P-terms, and then combining the outputs of those P-terms by means of another P-term. In order to conserve word lines in the programmable array, multi­plexers (150) allow selection of whether expander outputs or external inputs (44) will be applied to certain word lines (102).

公开(公告)号：EP0381667A1

公开(公告)日：1990-08-16

申请号：EP87906539.0

申请日：1987-09-23

申请人： CONCURRENT LOGIC, INC.

发明人： FURTEK, Frederick, C.

IPC分类号： G06F11 ,  G06F17 ,  G11C29 ,  H03K19

CPC分类号： H03K19/17704 ,  G06F17/5013 ,  G11C29/006 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/1774

摘要： La présente invention se rapporte à une cellule logique asynchrone (42) et à un réseau bi-dimensionnel ou tri-dimensionnel (40) formé de ces cellules. Chaque cellule comprend un certain nombre de portes OU exclusif (12'), des éléments C de Muller (20') et des commutateurs programmables (30 ou 32). La cellule logique est reprogrammable et peut même être reprogrammée dynamiquement, pouvant ainsi effectuer des opérations récursives ou simplement utiliser du matériel temporairement inactif. On opère la programmation en réglant les états des commutateurs dans chaque cellule. Un environnement de programmation facile à utiliser facilite la programmation des commutateurs. Le réseau peut être utilisé pour la mise en application de n'importe quel circuit pouvant être modelé sous la forme d'une large classe de réseaux de Pétri. Des configurations pour (constituées par exemple par des programmes destinés à régler les commutateurs des cellules pour créer) des blocs de circuit, tels que des additionneurs, des multiplexeurs, des piles tampon, etc, peuvent être stockées dans une bibliothèque à des fins de référence future. Grâce à une bibliothèque appropriée, on peut concevoir un matériel personnalisé simplement en effectuant la topographie de blocs stockés sur des puces et en les connectant entre eux. En outre, étant donné que le réseau est régulier et que les réglages des commutateurs peuvent produire des câblages logiques, des croisements, des connexions et des acheminements dirigés à la fois ''horizontalement'' et ''verticalement'', il est en général possible d'établir un câblage qui contourne les éléments défectueux. Si une grande tranche contient des cellules défectueuses, celles-ci peuvent simplement être évitées et contournées, pendant que le reste de la tranche reste utilisable.

公开(公告)号：EP3118747B1

公开(公告)日：2018-08-22

申请号：EP14887727.7

申请日：2014-04-03

申请人： Huawei Technologies Co., Ltd.

发明人： YANG, Weiguo ,  TU, Jun ,  WANG, Zuo

IPC分类号： G06F13/38 ,  G06F13/40

CPC分类号： G06F13/4027 ,  G06F13/4022 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17792

摘要： The application provides a field programmable gate array FPGA and a communication method. At least one application specific integrated circuit ASIC-based hard core used for communication and interconnection is embedded in the FPGA. The ASIC-based hard core includes a high-speed exchange and interconnection unit and at least one station. Each station is connected to the high-speed exchange and interconnection unit. The station is configured to transmit data between each functional module in the FPGA and the ASIC-based hard core. The high-speed exchange and interconnection unit is configured to transmit data between the stations. In the FPGA provided by the application, an ASIC-based hard core is embedded, which can facilitate data exchange between each functional module and the ASIC-based hard core in proximity and reduce a time delay. A source functional module sends data to a station; the station sends the data to the high-speed exchange and interconnection unit; and the high-speed exchange and interconnection unit sends the data to a destination functional module by using a station connected to the destination functional module. In this way, data is transmitted between the source functional module and the destination functional module.

公开(公告)号：EP2750179A2

公开(公告)日：2014-07-02

申请号：EP13198069.0

申请日：2013-12-18

申请人： Commissariat à l'Énergie Atomique et aux Énergies Alternatives ,  STmicroelectronics SA ,  STMicroelectronics (Crolles 2) SAS

发明人： Giraud, Bastien ,  Abouzeid, Fady ,  Clerc, Sylvain ,  Noel, Jean-Philippe ,  Thonnart, Yvain

IPC分类号： H01L21/84 ,  H01L27/12 ,  H01L29/66 ,  H01L27/118 ,  H03K19/177 ,  H01L21/8238

CPC分类号： G05F3/02 ,  H01L21/84 ,  H01L27/11807 ,  H01L27/1203 ,  H01L29/78648 ,  H03K19/1774

摘要： L'invention concerne un circuit intégré comprenant :
• un premier caisson (60) semi-conducteur ;
• une pluralité de cellules standard, chaque cellule standard comportant un premier transistor à effet de champ de technologie FDSOI comprenant un premier plan de masse semi-conducteur, situé immédiatement sur le premier caisson ; une cellule d'arbre d'horloge (30), contiguë à des cellules standard, la cellule d'arbre d'horloge comportant un second transistor à effet de champ de technologie FDSOI (100) lequel comporte un second plan de masse semi-conducteur (104) situé immédiatement sur le premier caisson (60), de manière à former une jonction p-n avec ce premier caisson.
Le circuit intégré comporte un réseau d'alimentation électrique apte à appliquer des polarisations électriques distinctes directement sur les premier et second plans de masse.

摘要翻译： 电路（2）具有位于平行于其中放置半导体衬底的衬底平面的阱平面中的半导体阱。 标准单元和时钟树单元（30,32）设置有两个场效应晶体管，其包括两个半导体接地平面，这两个半导体接地平面位于彼此相邻放置的标准单元的共同的阱上，以便与阱电接触 并与孔分别形成pn结。 电力供应网络被配置为将直接施加分开的电偏压施加到接地层。 包括用于使用集成电路的方法的独立权利要求。

公开(公告)号：EP2226941A3

公开(公告)日：2014-05-07

申请号：EP09013169.9

申请日：2002-08-28

申请人： Altera Corporation

发明人： Wang, Boonie I. ,  Sung, Chiakang ,  Huang, Joseph ,  Nguyen, Khai ,  Pan, Philip

IPC分类号： H03K19/177 ,  H03K19/0185 ,  H03K19/0175

CPC分类号： H03K19/17744 ,  H03K19/0175 ,  H03K19/017509 ,  H03K19/017581 ,  H03K19/1774 ,  H03K19/17788

摘要： The present application comprises an integrated circuit comprising a differential input buffer (791) having a first input coupled to a first pad (710,1210) and a second input coupled to a second pad (720,1220); a first single-ended input buffer (751) having an input coupled to the first pad (720,1220); a second single-ended input buffer (756) having an input coupled to the second pad (720,1220);a first single-ended output buffer (771) having an output coupled to the first pad (710,1210); a second single-ended output buffer (776) having an output coupled to the second pad (720,1220); a serial-to-parallel converter (725) having an input coupled to an output of the differential input buffer (791); and a parallel-to-serial converter (715) having an output coupled to an input of the first single-ended output buffer (771).
The present application further comprises a method of providing and receiving signals.

摘要翻译： 提供高速或低速灵活输入和输出的方法和设备。 提供具有高速输入，高速输出，低速或中速输入以及低速或中速输出的输入和输出结构。 选择其中一个输入和输出电路，并取消选择其他电路。 高速输入和输出电路相当简单，在一个示例中，仅具有用于控制线路输入的清除信号，并且能够与集成电路的核心内的低速电路接口。 低速或中速输入和输出电路比较灵活，例如具有预置，使能和清除作为控制线输入，并且能够支持JTAG边界测试。 这些并行高速和低速电路是用户可选择的，使得输入输出结构根据应用的要求在速度和功能之间进行优化。

公开(公告)号：EP2053746A4

公开(公告)日：2011-08-03

申请号：EP08738599

申请日：2008-04-16

申请人： PANASONIC CORP

发明人： ICHINOMIYA TAKAHIRO

IPC分类号： H03K19/00 ,  H01L21/82 ,  H01L21/822 ,  H01L27/04 ,  H03K5/15

CPC分类号： H03K19/1774 ,  G06F1/10 ,  H03K5/1502 ,  H03K19/17784

公开(公告)号：EP1346478B1

公开(公告)日：2011-02-16

申请号：EP01988397.4

申请日：2001-12-20

申请人： Quicklogic Corporation

发明人： FU, Robert ,  EATON, David, D. ,  YEE, Kevin, K. ,  CHAN, Andrew, K.

IPC分类号： H03K7/08

CPC分类号： H03K19/17736 ,  H03K19/1774 ,  H03K19/17744 ,  H03K19/1778 ,  H03L7/183

摘要： A field programmable gate array (100) includes a programmable interconnect structure (104) and plurality of logic cells (102). The logic cells each include a number of combinatorial logic circuits (110a, 110b), which have direct interconnections with the programmable interconnect structure, and a plurality of sequential logic element (162, 164), such as D type flip-flops that acts as registers. The combinatorial logic circuits may be directly connected to the programmable interconnect structure as well as connected to the input terminals of the sequential logic elements. Consequently, the logic cells (102) include both combinatorial and registered connections with the programmable interconnect structure (104). Moreover, one of the sequential elements may selectively receive a dedicated input from the programmable interconnect structure. The output leads of the logic cell is connected to the programmable interconnect structure through a driver that includes a protection transistor. The gate of the protection transistor is coupled to a primary charge pump that is shared with multiple drivers as well as a secondary charge pump associated with the driver.

公开(公告)号：EP1705798A3

公开(公告)日：2009-03-11

申请号：EP06011288.5

申请日：2000-03-02

申请人： Altera Corporation

发明人： Ngai, Tony ,  Pederson, Bruce ,  Shumarayev, Sergey ,  Schleicher, James ,  Huang, Wei-Jen ,  Hutton, Michael ,  Maruri, Victor ,  Patel, Rakesh ,  Kazarian, Peter, J. ,  Leaver, Andrew ,  Mendel, David, W. ,  Park, Jim

IPC分类号： H03K19/177 ,  H03K19/173

CPC分类号： H03K19/17736 ,  H03K19/1737 ,  H03K19/1774 ,  H03K19/17744

摘要： A programmable logic integrated circuit device (10) has a plurality of regions (20) of programmable logic disposed on the device in a plurality of intersecting rows and columns of such regions. Interconnection resources (e.g., interconnection conductors, signal buffers/drivers, programmable connectors, etc.) are provided on the device for making programmable interconnections to, from and/or between the regions. At least some of these interconnection resources are provided in two forms that are architecturally similar (e.g., with similar and substantially parallel routing) but that have significantly different signal propagation speed characteristics. For example, a major or larger portion of such dual-form interconnection resources (200a, 210a, 230a) may have what may be termed normal signal speed, while a smaller minor portion (200b, 210b, 230b) may have significantly faster signal speed. Secondary (e.g., clock and clear) signal distribution may also be enhanced, and so may be input/output circuitry and cascade connections between adjacent or nearby logic modules on the device.

摘要翻译： 可编程逻辑集成电路器件（10）具有可编程逻辑的多个区域（20），这些可编程逻辑的区域（20）以这些区域的多个相交的行和列排列在器件上。 在器件上提供互连资源（例如互连导体，信号缓冲器/驱动器，可编程连接器等），用于在区域之间和/或之间形成可编程互连。 这些互连资源中的至少一些资源以结构上相似的两种形式提供（例如，具有类似的并且基本上平行的路由），但是具有显着不同的信号传播速度特性。 例如，这种双形式互连资源（200a，210a，230a）的主要或更大部分可具有可称为正常信号速度的部分，而较小的较小部分（200b，210b，230b）可具有明显更快的信号速度 。 次级（例如，时钟和清除）信号分配也可以被增强，并且因此可以是设备上相邻或附近逻辑模块之间的输入/输出电路和级联连接。

公开(公告)号：EP1469605B1

公开(公告)日：2007-04-18

申请号：EP04251931.4

申请日：2004-03-31

申请人： ALTERA CORPORATION

发明人： Starr, Gregory

IPC分类号： H03L7/10

CPC分类号： H03K19/17736 ,  H03K19/1774 ,  H03L7/0995 ,  H03L7/10 ,  H03L7/187