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    Performing arithmetic on composite operands
    51.
    发明公开
    Performing arithmetic on composite operands 失效
    Durchführungvon Arithmetik auf zusammegestellten Operanden。

    公开(公告)号：EP0602887A1

    公开(公告)日：1994-06-22

    申请号：EP93309862.6

    申请日：1993-12-08

    申请人： XEROX CORPORATION

    发明人： Davies, Daniel

    IPC分类号： G06F7/48 ,  G06F7/50

    CPC分类号： G06F7/505 ,  G06F7/02 ,  G06F7/026 ,  G06F7/48 ,  G06F7/49905 ,  G06F9/30021 ,  G06F9/30036 ,  G06F2207/3828 ,  G06F2207/386

    摘要： Binary outcome operations are performed on composite operands. A composite operand (10) is an operand that includes plural multi-bit component data items (12,14,16). A binary outcome operation obtains, for each component, a flag bit (32,34,36) that depends on the numerical value of the component. A binary outcome operation can be performed by performing an arithmetic operation in parallel on a composite operand (10) in which each component includes more than one bit. The arithmetic operation can add a value, producing a carry signal if a component and the added value together exceed a maximum possible value. Or the arithmetic operation can subtract a value, producing a borrow signal if a component is less than the subtracted value. Also, if the arithmetic operation subtracts a value that is equal to the component, the resulting data item includes only zeros; an operation in parallel can then obtain a single flag bit that is a zero only if the resulting data item includes only zeros. The binary outcome operation can compare each component with a value or can determine whether each component is within a range.

    摘要翻译： 二进制结果操作在复合操作数上执行。 合成操作数（10）是包括多个多位分量数据项（12,14,16）的操作数。 对于每个组件，二进制结果操作获得取决于组件的数值的标志位（32,34,36）。 可以通过在其中每个分量包括多于一个位的合成操作数（10）上并行执行算术运算来执行二进制结果操作。 算术运算可以添加一个值，如果一个分量和一个加法值一起超过一个最大可能值，产生一个进位信号。 或者算术运算可以减去一个值，如果一个分量小于减去的值，产生借位信号。 此外，如果算术运算减去与分量相等的值，则生成的数据项仅包括零; 然后并行的操作可以获得仅当所得到的数据项仅包括零时为零的单个标志位。 二进制结果操作可以将每个组件与值进行比较，或者可以确定每个组件是否在一个范围内。

    Look up table implementation of fast carry for adders and counters
    52.
    发明公开
    Look up table implementation of fast carry for adders and counters 失效
    查找加法器和计数器快速进位的表执行情况

    公开(公告)号：EP0569135A3

    公开(公告)日：1994-04-27

    申请号：EP93302743.5

    申请日：1993-04-07

    申请人： ALTERA CORPORATION

    发明人： Cliff, Richard G. ,  Veenstra, Kerry ,  Cope, L. Todd ,  Pedersen, Bruce B.

    IPC分类号： G06F7/50 ,  G06F1/035 ,  H03K19/177 ,  H03K21/00 ,  G06F7/48

    CPC分类号： G06F7/501 ,  G06F1/0356 ,  G06F7/575 ,  H03K19/17704 ,  H03K19/17728 ,  H03K21/00

    摘要： Look up tables for use in programmable logic devices are modified to facilitate use of those tables to provide adders (including subtracters) and various types of counters. Each look up table is effectively partitioned into smaller look up tables when an adder or counter is required. One portion of the partitioned table is used to provide a sum out signal, while the other portion of the partitioned table is used to provide a fast carry out signal for application to the next stage of the adder or counter.

    摘要翻译： 在可编程逻辑器件中使用的查表被修改以便于使用这些表来提供加法器（包括减法器）和各种类型的计数器。 当需要加法器或计数器时，每个查找表都被有效地分割成较小的查找表。 分区表的一部分用于提供求和信号，而分区表的另一部分用于提供快速执行信号，用于应用于加法器或计数器的下一级。

    Vector calculation apparatus capable of rapidly carrying out vector calculation of two input vectors
    58.
    发明公开
    Vector calculation apparatus capable of rapidly carrying out vector calculation of two input vectors 失效
    能够快速执行两个输入矢量矢量计算的矢量计算装置

    公开(公告)号：EP0484944A3

    公开(公告)日：1993-05-05

    申请号：EP91118995.9

    申请日：1991-11-07

    申请人： NEC CORPORATION

    发明人： Oota, Shingo, c/o NEC Koufu, Ltd.

    IPC分类号： G06F15/347 ,  G06F7/50

    CPC分类号： G06F17/16

    摘要： In a vector calculation apparatus, a vector adder (21) produces an adder output signal (E) by calculating a three-term sum of a first, a second, and a third adder input signal which are produced in accordance with the adder output signal, a predetermined value ("0"), a first vector (A), and a second vector (B) under control of a control circuit (29). A first selecting circuit (26) selects, as a first selected signal, one of the adder output signal and the first vector. A second selecting circuit (27) selects, as a second selected signal, one of the adder output signal and the second vector. A zeroth selecting circuit (24) selects, as a zeroth selected signal, one of the adder output signal and the predetermined value. The vector adder is supplied with the first selected signal as the first adder input signal, with the second selected signal as the second adder input signal, and with the zeroth selected signal as the third adder input signal.

    Schaltungsanordnung zur Erzeugung logischer Schmetterlingsstrukturen
    59.
    发明公开
    Schaltungsanordnung zur Erzeugung logischer Schmetterlingsstrukturen 失效
    用于制造逻辑蝶形结构的电路布置。

    公开(公告)号：EP0538805A2

    公开(公告)日：1993-04-28

    申请号：EP92117946.1

    申请日：1992-10-20

    申请人： SIEMENS AKTIENGESELLSCHAFT

    发明人： Grehl, Udo, Dipl.-Ing.

    IPC分类号： H03M13/00 ,  G06F7/62 ,  H03K23/58 ,  H03K21/14 ,  G06F7/50 ,  G11C19/00

    CPC分类号： G06F7/5055 ,  G06F7/62 ,  G11C19/00 ,  H03K21/14 ,  H03K23/58 ,  H03M13/41

    摘要： Schaltungsanordnung, bei der jeweils eine von k Verknüpfungszellen einen von k Ausgangszuständen aus zwei von k Eingangszuständen erzeugt. Die Verknüpfungszellen enthalten jeweils zwei Zähler (CT1, CT2; CT3, CT4), bei denen ein über einen seriellen Dateneingang (DI) geladener Zählerstand um einen über einen seriellen Zählweiteneingang (CW) eingegebenen Wert (Z k+1 ) erhöht wird, jeweils einen Komparator (CP1; CP2), der seriell die beiden Zählerstände miteinander vergleicht, jeweils einen Multiplexer (M1; M2), der durch den Komparator (CP1, CP2) gesteuert einen der beiden Zählerstände als Ausgangszustand (B k+1 ; D k+1 ) durchschaltet, und jeweils zwei weitere Multiplexer (M3, M4; M5, M6), die entweder einen seriellen Datenausgang (D0) des jeweiligen Zählers (CT1, CT2, CT3, CT4) oder den jeweils zugeordneten Eingangszustand (A k ; C k ) auf den jeweiligen Zähler (CT1, CT2, CT3, CT4) aufschalten.

    摘要翻译： ，每个生成的电路装置，其中K细胞从两个k个输入的状态中的k的输出状态中的一个的连接。 连接单元，每个单元包括两个计数器（CT1，CT2; CT3，CT4）在通过串行数据输入（DI）通过串行Zählweiteneingang（CW）输入值装入计数器由一个（Z K + 1），其一个增加时，在每种情况下的比较器 （CP1; CP2），其串联在两个计数器状态相互比较，每一个都具有多路转换器;由所述比较器（CP1，CP2）两个计数器状态作为输出状态的一个控制（M1 M2）（BK + 1; D K + 1）个开关通过， 和另外两个多路复用器，分别为（M3，M4; M5，M6）具有或者一个串行数据输出的各计数器的（D0）（CT1，CT2，CT3，CT4）或分别分配输入状态（阿克; CK）（在相应的计数器 入侵CT1，CT2，CT3，CT4）。

    Delay equalization emulation for high speed phase modulated direct digital synthesis
    60.
    发明公开
    Delay equalization emulation for high speed phase modulated direct digital synthesis 失效
    用于高速相位调制直接数字合成的延迟均衡仿真

    公开(公告)号：EP0469303A3

    公开(公告)日：1993-02-24

    申请号：EP91110675.5

    申请日：1991-06-27

    申请人： TriQuint Semiconductor, Inc.

    发明人： Cheney, Bruce W. ,  Larson, Donald C. ,  Frisch, Arnold M.

    IPC分类号： G06F1/03 ,  G06F7/50 ,  H04L27/20

    CPC分类号： G06F7/5095 ,  G06F1/0335 ,  G06F2207/388 ,  G06F2207/3884 ,  G06F2207/3896 ,  H04L27/2092

    摘要： In a pipelined direct digital synthesis system (FIG. 3), new increment data (NEW C) and/or phase modulation data (NEW D) are input delay equalized by providing the data to a series of switch blocks (130-130N, 230), each switch block corresponding to a stage of the accumulator (122, 124, 160). Each switch block includes a multiplexer (131, 232) for selecting among the new increment data, phase modulation data, and previously stored increment data, and includes a flip-flop circuit (134, 234) for storing the selected increment data. A shift register (140, 210) provides select signals (SELECT, SSP2) to each of the multiplexers. In operation, as a single bit propagates through the shift register, the select signals sequentially control the multiplexers to sequentially interleave blocks of selected increment data into respective accumulator stages in ascending order of binary significance. The invention thereby substantially reduces the input delay equalization circuitry necessary for coherent operation.

    摘要翻译： 在流水线式直接数字合成系统（图3）中，通过将数据提供给一系列交换块（130-130N，230），新增量数据（NEW C）和/或相位调制数据（NEW D） ），每个开关块对应于蓄电池（122,124,160）的一级。 每个开关块包括用于在新的增量数据，相位调制数据和预先存储的增量数据之间进行选择的多路复用器（131,232），并且包括用于存储所选择的增量数据的触发器电路（134,234）。 移位寄存器（140,210）向每个多路复用器提供选择信号（SELECT，SSP2）。 在操作中，当单个位通过移位寄存器传播时，选择信号顺序地控制多路复用器以按二进制含义的升序将所选择的增量数据的块顺序地交织到相应的累加器级。 因此，本发明基本上减少了相干操作所需的输入延迟均衡电路。