窒化物半導体装置
    23.
    发明专利

    公开(公告)号:JP2018125441A

    公开(公告)日:2018-08-09

    申请号:JP2017017069

    申请日:2017-02-01

    Abstract: 【課題】ボディ領域の不純物濃度を維持しながら、低いオン電圧でチャネルを形成する。 【解決手段】 窒化物半導体装置は、窒化物半導体層と、トレンチゲート部を備えている。窒化物半導体層は、第1導電型の第1半導体領域と、第1半導体領域の表面に設けられている第2導電型の第2半導体領域と、第2半導体領域の表層の一部に設けられているとともに第2半導体領域によって第1半導体領域から分離されており、第1半導体領域よりも第1導電型の不純物を高濃度に含む第3半導体領域を備えている。トレンチゲート部は、第3半導体領域の表面から第1半導体領域まで伸びている。この窒化物半導体装置では、第2半導体領域よりも第2導電型の不純物を低濃度に含む第2導電型の第4半導体領域が、第3半導体領域の底面から裏面に向けて、トレンチゲート部の側面を囲って伸びている。 【選択図】図1

    窒化物半導体装置及びその製造方法
    26.
    发明专利
    窒化物半導体装置及びその製造方法 审中-公开
    氮化物半导体器件及其制造方法

    公开(公告)号:JP2016213388A

    公开(公告)日:2016-12-15

    申请号:JP2015097703

    申请日:2015-05-12

    Abstract: 【課題】電流コラプス現象が抑えられた窒化物半導体装置及びその製造方法を提供する。 【解決手段】 窒化物半導体装置1の製造方法は、ヘテロ接合を有する窒化物半導体積層体16上にp型窒化物半導体層22を成膜する工程、p型窒化物半導体層22の一部をエッチングして窒化物半導体積層体16を露出させる工程、露出した窒化物半導体積層体16上にi型又はn型の窒化物半導体の表面層24を成膜する工程、p型窒化物半導体層22上にゲート電極36を形成する工程、及び、窒化物半導体積層体16上であってp型窒化物半導体層22を間に置いて対向する位置の一方にドレイン電極32を形成し、他方にソース電極34を形成する工程、を備える。 【選択図】図1

    Abstract translation: 的电流崩塌现象,提供一种氮化物半导体器件及其制造方法被抑制。 的氮化物半导体装置1的制造方法,所述氮化物半导体叠层16上形成具有异质结,所述p型氮化物半导体层22的一部分上的p型氮化物半导体层22的步骤 露出的氮化物半导体叠层16进行蚀刻,形成i型或n型氮化物半导体的露出,p型氮化物半导体层22的氮化物半导体叠层16上的表面层24的步骤 形成上述栅电极36和上的位置中的一个被形成32漏极电极相对放置在p型氮化物半导体层22之间的氮化物半导体叠层16,另一方面源极上 包括形成电极34的工序。 点域1

    半導体装置
    27.
    发明专利
    半導体装置 有权
    半导体器件

    公开(公告)号:JP2015162510A

    公开(公告)日:2015-09-07

    申请号:JP2014035659

    申请日:2014-02-26

    Abstract: 【課題】ヘテロ接合を有するノーマリオフ型の半導体装置において、ゲートリーク電流が抑えられた半導体装置を提供すること。 【解決手段】 半導体装置1は、ヘテロ接合を有する半導体積層体10、半導体積層体10上に設けられているドレイン電極22、半導体積層体10上に設けられているとともにドレイン電極22から離れて配置されているソース電極26、半導体積層体10上に設けられているとともにドレイン電極22とソース電極26の間に配置されているp型半導体層24、及び、p型半導体層24の一方の端部に電気的に接続するゲート電極28を備える。p型半導体層24の上面の少なくとも一部は、ゲート電極28と接触しない。 【選択図】図1

    Abstract translation: 要解决的问题:提供具有栅极泄漏电流降低的异质结的常关半导体器件。解决方案:半导体器件1包括:具有异质结的半导体层叠体10; 设置在半导体层叠体10上的漏电极22; 设置在半导体层叠体10上且与漏电极22分离设置的源电极26; 设置在半导体层叠体10上并设置在漏电极22和源电极26之间的p型半导体层叠体24; 以及与p型半导体层24的一端电连接的栅电极28. p型半导体层24的上表面的至少一部分不与栅电极28接触。

    窒化物半導体装置とその製造方法

    公开(公告)号:JP2018182197A

    公开(公告)日:2018-11-15

    申请号:JP2017083050

    申请日:2017-04-19

    Abstract: 【課題】n型のJFET領域内にp型領域(電界緩和領域)を有するプレーナゲート構造の窒化物半導体装置を低コストで提供する。 【解決手段】半導体装置10は、基板3と、n型の窒化物半導体層4と、ゲート電極8と、p型の一対のボディ領域5a、5bと、n型のJFET領域7と、p型の一対の電界緩和領域13a、13bを備えている。JFET領域7は、ゲート電極8の下方で一対のボディ領域5a、5bの間に設けられている。一方の電界緩和領域13aは、JFET領域7の一方のボディ領域5a寄りの端に設けられており、他方の電界緩和領域13bはJFET領域7の他方のボディ領域5b寄りの端に設けられている。 【選択図】図1

    半導体装置の製造方法
    30.
    发明专利

    公开(公告)号:JP2018129444A

    公开(公告)日:2018-08-16

    申请号:JP2017022526

    申请日:2017-02-09

    Abstract: 【課題】 ダメージを与えずにコンタクトホールを形成する。 【解決手段】 第1のGaN層と、第1のGaN層上に位置するとともに第1のGaN層を露出するコンタクトホールを有する第2のGaN層とを備える半導体装置の製造方法であって、第1のGaN層をエピタキシャル成長させる工程と、第1のGaN層上のコンタクトホールが形成される範囲にマスクを配置した状態で、第2のGaN層をエピタキシャル成長させる工程と、第1のGaN層が露出するまでウエットエッチングによってマスクを除去する工程とを備える。マスクを除去する工程では、コンタクトホールの側面がマスクによって覆われるように、マスクの一部を残存させる。 【選択図】図2

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