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    Data reader
    41.
    发明专利
    Data reader 审中-公开
    数据读取器

    公开(公告)号：JP2014089758A

    公开(公告)日：2014-05-15

    申请号：JP2014006252

    申请日：2014-01-16

    Applicant: Mitsubishi Electric Corp ,  三菱電機株式会社

    Inventor： NAKADA SHIGENORI ,  KUSHIRO NORIYUKI ,  ITO YOSHIAKI ,  KOIZUMI YOSHIAKI

    IPC: G06F13/28

    CPC classification number: G06F13/34 ,  G06F12/00 ,  G06F13/28 ,  G06F13/32

    Abstract: PROBLEM TO BE SOLVED: To read data out of a readable/writable storage medium at a high speed.SOLUTION: A CPU 10 stores a first internal memory 31 with a predetermined number of sets of command parameters including a readout start address where a read is started. A first DMA controller 41 acquires sets of command parameters one after another from the first internal memory 31, and makes an external memory interface 70 perform single readout processing based upon the sets of command parameters. A second DMA controller 42 writes data, transferred from the external memory interface 70, to a second internal memory 32 one after another, and outputs an interrupt signal indicating that the data readout processing is completed when transferred data matches data specified by the CPU 10 in advance. The CPU 10 accesses the second internal memory 32 once the interrupt signal is output from the second DAM controller 42 so as to search for the specified data.

    Abstract translation: 要解决的问题：以高速从可读写的存储介质读出数据。解决方案：CPU 10存储具有预定数量的命令参数集合的第一内部存储器31，包括读出的读取开始地址 开始。 第一DMA控制器41从第一内部存储器31依次获取一组命令参数，并且使得外部存储器接口70基于命令参数集执行单个读出处理。 第二DMA控制器42将从外部存储器接口70传送的数据一个接一个地写入第二内部存储器32，并且当传送的数据与CPU 10指定的数据匹配时，输出指示数据读出处理完成的中断信号 提前。 一旦中断信号从第二DAM控制器42输出，CPU10就访问第二内部存储器32，以搜索指定的数据。

    Way data transfer device and a data transfer
    44.
    发明专利
    Way data transfer device and a data transfer 有权

    公开(公告)号：JP5351339B2

    公开(公告)日：2013-11-27

    申请号：JP2012529031

    申请日：2010-06-07

    Applicant: 株式会社日立製作所

    Inventor： 収 鳥越 ,  裕介 矢内

    IPC: G06F13/28

    CPC classification number: G06F13/28

    Abstract: An object of the present invention is to efficiently perform a data transfer by using a plurality of data transfer devices. A storage apparatus 10 includes: a channel control unit 11 having a first DMA 1142, a second DMA 1112, and a memory 113; a processor unit 12; and a drive control unit 13 that communicates with a storage device 17. When the channel control unit 11 transfers to a host computer 3 data stored in a cache memory 14, the first DMA 1142 receives from a processor unit 12 a setting of a first transfer parameter 151 for the first DMA 1142 containing a second transfer parameter 152 for the second DMA 1112, performs a first data transfer from the cache memory 14 to the memory 113 according to the first transfer parameter 151, and sets the second transfer parameter in the second DMA 1112 thereby to cause the second DMA 1112 to perform a data transfer from the memory 113 to the host computer 3.

    Apparatus and method for capturing serial input data
    45.
    发明专利
    Apparatus and method for capturing serial input data 有权
    用于捕获串行输入数据的装置和方法

    公开(公告)号：JP2013229045A

    公开(公告)日：2013-11-07

    申请号：JP2013131759

    申请日：2013-06-24

    Applicant: Mosaid Technologies Inc ,  モサイド・テクノロジーズ・インコーポレーテッド

    Inventor： PYEON HONG BEOM ,  OH HAK JUNE

    IPC: G06F13/16 ,  G06F12/02

    CPC classification number: G11C5/066 ,  G06F13/1673 ,  G06F13/28 ,  G11C7/10 ,  G11C7/1078 ,  G11C7/1093 ,  G11C2207/107

    Abstract: PROBLEM TO BE SOLVED: To provide a serial input data processing apparatus which provides how to capture serial data without loss of a single bit while command interpretation is being performed in a command decoder at high frequency.SOLUTION: Individual bytes of serial bits of a pre-defined sequence are latched and bit streams are temporarily stored with multiple clocks. The temporary store is conducted before transferring byte information to assigned address registers to register an address. The address registration and the data registration are performed by latching all bit streams of the serial input at the leading edges of the multiple clocks. While at a high frequency operation (e.g., 1 GHz or 1 ns cycle time), no additional registers are required for storing bit data during command interpretation with enough time margins between the command bit stream interpretation and next bit data stream.

    Abstract translation: 要解决的问题：提供一种串行输入数据处理装置，其提供如何在不损失单个位的情况下捕获串行数据，同时在命令解码器中以高频执行命令解释。解决方案：预先的串行位的单个字节 定义的序列被锁存，并且使用多个时钟临时存储位流。 在将字节信息传送到分配的地址寄存器之前进行临时存储以注册地址。 通过在多个时钟的前沿锁存串行输入的所有位流来执行地址注册和数据注册。 在高频操作（例如，1GHz或1ns周期时间）期间，在命令解释期间，在命令比特流解释和下一比特数据流之间具有足够的时间余量，不需要额外的寄存器来存储比特数据。

    One or a plurality of partitioned data processing system to determine the end point is affected by the I / o message
    46.
    发明专利
    One or a plurality of partitioned data processing system to determine the end point is affected by the I / o message 有权

    公开(公告)号：JP2013539098A

    公开(公告)日：2013-10-17

    申请号：JP2013522219

    申请日：2011-07-29

    Applicant: インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation

    Inventor： サーバー、スティーブン ,  レイス、エリック、ノーマン

    IPC: G06F13/28 ,  G06F12/10 ,  G06F13/10 ,  G06F13/14

    CPC classification number: G06F13/404 ,  G06F13/28 ,  G06F13/36 ,  G06F2213/0058

    Abstract: 【課題】
    Ｉ／Ｏメッセージの影響を受ける１つ又は複数個のパーティション化可能なエンドポイントを決定するデータ処理システムを提供する。
    【解決手段】
    本データ処理システムは、プロセッサ・コアと、要求元識別子（ＩＤ）をパーティション化可能なエンドポイント（ＰＥ）番号にマップする複数個のエントリを含む第１のデータ構造を有するシステム・メモリと、各々が関連のＰＥ番号を有する複数個のＰＥであって、複数個のＰＥの各々は１つ又は複数個の要求元を含み、要求元の各々はそれぞれの要求元ＩＤを有する、複数個のＰＥと、を含む。
    Ｉ／Ｏホスト・ブリッジが、要求元ＩＤ及びアドレスを含むＩ／Ｏメッセージを受け取ったことに応答して、第１のデータ構造からの第１のエントリを参照することによりＰＥ番号を決定し、ＰＥ番号を決定したことに応答して、そのＰＥ番号をインデックスとして利用して第２のデータ構造の第２のエントリをアクセスし、第２のデータ構造におけるアクセスされたエントリを参照することによってアドレスを検証する。 Ｉ／Ｏホスト・ブリッジは、アドレスの検証の成功に応答して、Ｉ／Ｏメッセージによって表わされたサービスを提供する。
    【選択図】 図６

    データ転送制御装置及びデータ転送制御方法
    47.
    发明专利
    データ転送制御装置及びデータ転送制御方法 有权

    公开(公告)号：JPWO2012014400A1

    公开(公告)日：2013-09-09

    申请号：JP2012526288

    申请日：2011-07-13

    Applicant: パナソニック株式会社

    Inventor： 昌明 原田 ,  昌明 原田 ,  太田　雄策 ,  雄策 太田 ,  栗木　悟 ,  悟 栗木 ,  天野　聡己 ,  聡己 天野 ,  英樹 谷口 ,  英樹 谷口

    IPC: G06F13/28

    CPC classification number: G06F11/006 ,  G06F11/00 ,  G06F11/0751 ,  G06F13/28

    Abstract: 転送されるデータのエラー検出を行うDMA転送において、エラーデータを破棄しつつ、データ転送効率を向上させることができるデータ転送制御装置。この装置において、DMAパラメータ退避制御部(1112)は、複数のパラメータを、退避資源に一時的に退避させ、データ処理部(1201)は、転送されるデータに対してエラー検出処理を行い、DMAパラメータ復帰制御部(1122)は、エラー検出処理における処理結果がエラーであるデータの転送時に用いたパラメータを、次回以降のデータ転送用のパラメータとして、退避資源から復帰させ、完了通知遅延制御部(1121)は、複数のパラメータにおいて、各パラメータを用いたデータ転送が正常に完了しことを示す、上位システムへの完了通知を、各パラメータよりも設定順がより早いパラメータを用いたデータ転送が正常に完了するまで待機させる。

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