公开(公告)号：JP2015060890A

公开(公告)日：2015-03-30

申请号：JP2013192382

申请日：2013-09-17

申请人： 株式会社東芝 ,  Toshiba Corp

发明人： ISHIKAWA TAKAYUKI ,  TANAKA HIROTAKE ,  FUJII AKISUKE

IPC分类号： H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L45/085 ,  H01L27/2463 ,  H01L45/124 ,  H01L45/1266 ,  H01L45/1273 ,  H01L45/16

摘要： 【課題】動作が安定した記憶装置を提供する。【解決手段】実施形態に係る記憶装置は、イオン化する金属を含む第1電極と、前記金属よりもイオン化しにくい導電性材料を含む第2電極と、前記第1電極と前記第2電極との間に設けられ、絶縁性材料からなる絶縁部と、を備え、前記第1電極と前記第2電極の間には、前記絶縁部の側面に隣接して空孔が形成されている。【選択図】図1

摘要翻译： 要解决的问题：提供能够实现稳定操作的存储装置。解决方案：存储装置包括：第一电极，其包含电离金属; 包含比金属更难电离的导电材料的第二电极; 以及位于第一电极和第二电极之间并由绝缘材料形成的绝缘部分。 在第一电极和第二电极之间，形成与绝缘部分的侧面相邻的电子空穴。

公开(公告)号：JP2013162086A

公开(公告)日：2013-08-19

申请号：JP2012025278

申请日：2012-02-08

申请人： Toshiba Corp ,  株式会社東芝

发明人： FUJII AKISUKE ,  MIYAGAWA HIDENORI ,  ICHIHARA REIKA

IPC分类号： H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L45/145 ,  H01L27/2472 ,  H01L27/2481 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/148

摘要： PROBLEM TO BE SOLVED: To provide a non-volatile resistance change element with a sufficient data storage characteristic.SOLUTION: The non-volatile resistance change element comprises a lower electrode 11, an upper electrode 12 including any metal element of Ag, Cu, Ni, Co, Al and Ti, a low diffusion layer 13 arranged between the lower electrode 11 and the upper electrode 12, and a high diffusion layer 14 arranged between the lower electrode 11 and the low diffusion layer 13. A diffusion coefficient of the metal element in the high diffusion layer 14 is larger than that in the low diffusion layer 13.

摘要翻译： 要解决的问题：提供具有足够数据存储特性的非易失性电阻变化元件。解决方案：非易失性电阻变化元件包括下电极11，包括Ag，Cu，Ni的任何金属元素的上电极12 Co，Al和Ti，布置在下电极11和上电极12之间的低扩散层13，以及布置在下电极11和低扩散层13之间的高扩散层14.金属元素的扩散系数 在高扩散层14中比在低扩散层13中大。

公开(公告)号：JP2013115260A

公开(公告)日：2013-06-10

申请号：JP2011260667

申请日：2011-11-29

申请人： Toshiba Corp ,  株式会社東芝

发明人： SAKUMA KIWAMU ,  KUSAI HARUKA ,  FUJII AKISUKE ,  CHO AKIMI ,  KIYOTOSHI MASAHIRO ,  SHINGU MASAO

IPC分类号： H01L21/8247 ,  H01L21/336 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/105 ,  H01L27/115 ,  H01L29/41 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L27/1157 ,  H01L21/265 ,  H01L21/845 ,  H01L27/11551 ,  H01L27/11578 ,  H01L27/1211 ,  H01L27/2436 ,  H01L27/2481 ,  H01L29/42332 ,  H01L29/7881 ,  H01L29/792 ,  H01L45/04

摘要： PROBLEM TO BE SOLVED: To definitely select one from among a plurality of semiconductor layers on a semiconductor substrate.SOLUTION: A semiconductor device according to an embodiment comprises: first through third semiconductor layers 12-1-12-3; and a layer selection transistor 15 (LST) selecting one from among the first through third semiconductor layers 12-1-12-3. The first semiconductor layer 12-1 includes a normally-on region 17-1 causing channels adjacent to first through third gate electrodes 16-1-16-3 to be normally-on channels. The second semiconductor layer 12-2 includes a normally-on region 17-2 causing channels adjacent to second through fourth gate electrodes 16-2-16-4 to be normally-on channels. The third semiconductor layer 12-3 includes a normally-on region 17-3 causing channels adjacent to third through fifth gate electrodes 16-3-16-5 to be normally-on channels.

摘要翻译： 要解决的问题：从半导体衬底上的多个半导体层中确定地选择一个。 解决方案：根据实施例的半导体器件包括：第一至第三半导体层12-1-12-3; 以及选择第一至第三半导体层12-1-12-3中的一个的层选择晶体管15（LST）。 第一半导体层12-1包括通常区域17-1，使得与第一至第三栅电极16-1-16-3相邻的通道成为正常通道。 第二半导体层12-2包括使与第二至第四栅电极16-2-16-4相邻的通道作为通常通道的常开区域17-2。 第三半导体层12-3包括使与第三至第五栅电极16-3-16-5相邻的通道作为通常通道的常通区域17-3。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2013161920A

公开(公告)日：2013-08-19

申请号：JP2012022111

申请日：2012-02-03

申请人： Toshiba Corp ,  株式会社東芝

发明人： KUSAI HARUKA ,  SAKUMA KIWAMU ,  SHINGU MASAO ,  FUJII AKISUKE ,  KIYOTOSHI MASAHIRO

IPC分类号： H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L29/66833 ,  H01L27/11556 ,  H01L27/11582 ,  H01L29/66825 ,  H01L29/7881 ,  H01L29/792

摘要： PROBLEM TO BE SOLVED: To improve characteristics or reliability of memory cells of a three-dimensional nonvolatile semiconductor storage device.SOLUTION: A nonvolatile semiconductor storage device according to an embodiment comprises: a fin structure which extends in a second direction and includes a structure in which a first oxide layer 2, a semiconductor layer 3 and a second oxide layer 4 are stacked in a first direction in this order; and a gate structure which is arranged on a surface positioned in a third direction of the semiconductor layer 3 and in which a gate oxide layer 5, a charge storage layer 6, a block insulation layer 7 and a control gate electrode 8 are stacked in this order. The surface positioned in the third direction of the semiconductor layer 3 includes a concave surface and is arranged on an inner side than a surface positioned in the third direction of the first and second oxide layers 2, 4. A surface of the charge storage layer 6 on the gate oxide layer 5 side includes a convex surface. The concave surface of the semiconductor has curvature smaller than curvature of the convex surface of the charge storage layer 6.

摘要翻译： 要解决的问题：提高三维非易失性半导体存储装置的存储单元的特性或可靠性。解决方案：根据实施例的非易失性半导体存储装置包括：翅片结构，其沿第二方向延伸并且包括结构 第一氧化物层2，半导体层3和第二氧化物层4依次堆叠在第一方向上; 以及栅极结构，其布置在位于半导体层3的第三方向上的表面上，并且其中栅极氧化物层5，电荷存储层6，块绝缘层7和控制栅极电极8堆叠在其中 订购。 位于半导体层3的第三方向的表面包括凹面，并且位于比位于第一和第二氧化物层2,4的第三方向的表面的内侧。电荷存储层6的表面 栅极氧化物层5侧包括凸面。 半导体的凹面的曲率小于电荷存储层6的凸面的曲率。

公开(公告)号：JP2013026459A

公开(公告)日：2013-02-04

申请号：JP2011160209

申请日：2011-07-21

申请人： Toshiba Corp ,  株式会社東芝

发明人： MIYAGAWA HIDENORI ,  TAKASHIMA AKIRA ,  FUJII AKISUKE

IPC分类号： H01L27/105 ,  G11C13/00 ,  H01L27/10

CPC分类号： H01L45/1253 ,  G11C13/0011 ,  G11C2213/33 ,  G11C2213/34 ,  G11C2213/77 ,  H01L27/101 ,  H01L27/2472 ,  H01L27/2481 ,  H01L45/085 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/145 ,  H01L45/148

摘要： PROBLEM TO BE SOLVED: To provide a non-volatile resistance variation element capable of suppressing deterioration and variation in device properties and having a rectification function.SOLUTION: There is provided a non-volatile resistance variation element comprising: an upper electrode 1 containing a metallic element; a lower electrode 2 containing an n-type semiconductor; and a resistance variation layer 3 arranged between the upper electrode 1 and the lower electrode 2 and including a conductor part formed of the metallic element included in the upper electrode 1. The conductor part included in the resistance variation layer 3 is separated from the lower electrode 2.

摘要翻译： 要解决的问题：提供能够抑制设备性能的劣化和变化并具有整流功能的非易失性电阻变化元件。 解决方案：提供了一种非易失性电阻变化元件，包括：含有金属元素的上电极1; 包含n型半导体的下电极2; 以及布置在上电极1和下电极2之间并且包括由包括在上电极1中的金属元件形成的导体部分的电阻变化层3.包含在电阻变化层3中的导体部分与下电极 2.版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2013026289A

公开(公告)日：2013-02-04

申请号：JP2011157157

申请日：2011-07-15

申请人： Toshiba Corp ,  株式会社東芝

发明人： KUSAI HARUKA ,  SAKUMA KIWAMU ,  FUJII AKISUKE ,  SAITO MASUMI ,  KIYOTOSHI MASAHIRO

IPC分类号： H01L21/8247 ,  H01L21/28 ,  H01L21/336 ,  H01L27/105 ,  H01L27/115 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/788 ,  H01L29/792 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L27/088 ,  G11C16/04 ,  G11C16/10 ,  H01L21/02367 ,  H01L21/265 ,  H01L21/32051 ,  H01L21/76877 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/24 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/685 ,  H01L29/788 ,  H01L29/792 ,  H01L29/82

摘要： PROBLEM TO BE SOLVED: To provide a high-performance nonvolatile semiconductor memory device.SOLUTION: A nonvolatile semiconductor memory device includes fin-type stacked structures Fin0 to Fin3 having first and second memory cells MC stacked in a first direction and extending in a second direction, and a beam 5 connected to one end in the second direction of the fin-type stacked structures Fin0 to Fin3 and extending in a third direction. The fin-type stacked structures Fin0 to Fin3 and the beam 5 each have first and second semiconductor layers 2a and 2b stacked in the first direction. The beam 5 has a contact portion with respect to the first and second semiconductor layers 2a and 2b at one end in the third direction and has a low-resistance region 8 extending from the connection portion between the beam 5 and the fin-type stacked structures Fin0 to Fin3 to the contact portion.

摘要翻译： 要解决的问题：提供一种高性能非易失性半导体存储器件。 解决方案：非易失性半导体存储器件包括具有沿第一方向堆叠并沿第二方向延伸的第一和第二存储单元MC的鳍式堆叠结构Fin0至Fin3，以及沿第二方向连接到一端的光束5 的鳍式堆叠结构Fin0至Fin3并沿第三方向延伸。 翅片型堆叠结构Fin0〜Fin3和光束5各自具有沿第一方向堆叠的第一和第二半导体层2a和2b。 梁5在第三方向的一端具有相对于第一和第二半导体层2a和2b的接触部分，并且具有从梁5和鳍状堆叠结构之间的连接部分延伸的低电阻区域8 Fin0至Fin3到接触部分。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2012174754A

公开(公告)日：2012-09-10

申请号：JP2011032875

申请日：2011-02-18

申请人： Toshiba Corp ,  株式会社東芝

发明人： MIYAGAWA HIDENORI ,  FUJII AKISUKE ,  TAKASHIMA AKIRA ,  MATSUSHITA DAISUKE

IPC分类号： H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L45/14 ,  H01L27/101 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/085 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/148 ,  H01L45/1616

摘要： PROBLEM TO BE SOLVED: To suppress deterioration of insulating properties of a resistance variable layer which reversibly varies resistance by letting metal enter and leave an electrode.SOLUTION: A resistance variable layer 2 contains a semiconductor element, and is capable of reversibly varying resistance by letting a metallic element of a second electrode 4 enter and leave. A dielectric layer 3 is inserted between the second electrode 4 and the resistance variable layer 2. A diffusion coefficient of the metallic element of the second electrode 4 is smaller than that of the resistance variable layer 2.

摘要翻译： 要解决的问题：抑制通过使金属进入和离开电极而可逆地改变电阻的电阻变化层的绝缘性能的劣化。 解决方案：电阻变化层2包含半导体元件，并且能够通过使第二电极4的金属元件进入和离开而可逆地改变电阻。 介电层3插入在第二电极4和电阻变化层2之间。第二电极4的金属元素的扩散系数小于电阻变化层2的扩散系数。版权所有（C）2012 ，JPO＆INPIT

公开(公告)号：JP2012169469A

公开(公告)日：2012-09-06

申请号：JP2011029540

申请日：2011-02-15

申请人： Toshiba Corp ,  株式会社東芝

发明人： YAMAUCHI TAKASHI ,  FUJII AKISUKE ,  ICHIHARA REIKA

IPC分类号： H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L45/1253 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/085 ,  H01L45/148 ,  H01L45/1616 ,  H01L45/1641

摘要： PROBLEM TO BE SOLVED: To provide a non-volatile resistance variation element capable of reducing the voltage necessary for varying resistance of a resistance variation layer and a method of manufacturing the same.SOLUTION: A resistance variation layer 2 is stacked on a first electrode 1. A second electrode 4 is stacked on the resistance variation layer 2 via an ionic activation layer 3. The resistance variation layer 2 contains a semiconductor atom. The ionic activation layer 3 contains a semiconductor atom. The percentage of the semiconductor atom of the ionic activation layer 3 being unterminated is high compared to the semiconductor atom of the resistance variation layer 2.

摘要翻译： 要解决的问题：提供能够降低电阻变化层的电阻变化所需的电压的非易失性电阻变化元件及其制造方法。 解决方案：电阻变化层2堆叠在第一电极1上。第二电极4经由离子活化层3堆叠在电阻变化层2上。电阻变化层2包含半导体原子。 离子活化层3含有半导体原子。 与电阻变化层2的半导体原子相比，未端接的离子活化层3的半导体原子的百分比高。（C）2012，JPO＆INPIT

公开(公告)号：JP2010073890A

公开(公告)日：2010-04-02

申请号：JP2008239662

申请日：2008-09-18

申请人： Toshiba Corp ,  株式会社東芝

发明人： ISHIHARA TAKAMITSU ,  SUGANO YUJI ,  FUJII AKISUKE

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

摘要： PROBLEM TO BE SOLVED: To obtain a highly reliable semiconductor memory device that prevents malfunction of writing to a memory cell unit, even when the semiconductor memory, such as a flash memory is microfabricated.
SOLUTION: The semiconductor memory device includes: a semiconductor substrate; a plurality of multilayer structures in which a tunnel insulating film, a charge storage layer, an upper insulating film and a control electrode are sequentially laminated, and arranged at prescribed intervals on the semiconductor substrate; an impurity doping layer formed on both ends of each of the plurality of multilayer structures; and an insulating area, which is formed to face at least one of the plurality of multilayer structures and to contain the area where tunneling between bands is generated.
COPYRIGHT: (C)2010,JPO&INPIT

摘要翻译： 要解决的问题：即使当诸如闪存的半导体存储器被微加工时，为了获得防止写入存储单元单元的故障的高度可靠的半导体存储器件。 半导体存储器件包括：半导体衬底; 依次层叠隧道绝缘膜，电荷存储层，上绝缘膜和控制电极的多个多层结构，并且以规定的间隔配置在半导体基板上; 形成在所述多个多层结构中的每一个的两端上的杂质掺杂层; 以及绝缘区域，其形成为面对所述多个多层结构中的至少一个，并且包含产生带之间的隧道的区域。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2015060943A

公开(公告)日：2015-03-30

申请号：JP2013193540

申请日：2013-09-18

申请人： 株式会社東芝 ,  Toshiba Corp

发明人： ICHIHARA REIKA ,  FUJII AKISUKE ,  MIYAGAWA HIDENORI ,  ISHIKAWA TAKAYUKI

IPC分类号： H01L27/105 ,  G11C13/00 ,  H01L45/00 ,  H01L49/00

CPC分类号： G11C13/0069 ,  G11C13/0007 ,  G11C2013/0083 ,  G11C2013/0092 ,  G11C2213/33 ,  G11C2213/55 ,  H01L45/085 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/148

摘要： 【課題】可変抵抗素子を含む半導体記憶装置において、書き込み動作を効率的に行うこと。【解決手段】一実施形態に係る半導体記憶装置は、メモリセルMCと、メモリセルMCにデータの書き込みを行う制御回路と、を備える。メモリセルMCは、第1電極20と、第1電極20上に形成された第1抵抗変化層22と、第1抵抗変化層22上に形成され、第1抵抗変化層22より抵抗値の小さい第2抵抗変化層24と、第2抵抗変化層24上に形成され、第2抵抗変化層24より抵抗値の大きい第3抵抗変化層26と、第3抵抗変化層26上に形成された第2電極28と、を含む。制御回路は、メモリセルに対し、第1電圧パルスP1を印加した後、第1電圧パルスP1と極性が同一で且つ第1電圧パルスP1より立ち上がり時間の短い第2電圧パルスP2を印加することを特徴とする。【選択図】図4

摘要翻译： 要解决的问题：在包括可变电阻元件的半导体存储器件中有效地执行写入操作。解决方案：半导体存储器件包括存储单元MC和用于在存储单元MC中写入数据的控制电路。 存储单元MC包括：第一电极20; 形成在第一电极20上的第一电阻变化层22; 形成在第一电阻变化层22上并具有比第一电阻变化层22小的电阻值的第二电阻变化层24; 形成在第二电阻变化层24上并具有比第二电阻变化层24大的电阻值的第三电阻变化层26; 以及形成在第三电阻变化层26上的第二电极28.控制电路向存储单元施加第一电压脉冲P1，然后施加具有与第一电压脉冲P1相同极性并具有较短的第二电压脉冲P1的第二电压脉冲P2 上升时间比第一电压脉冲P1到存储单元。