公开(公告)号：KR1020130073401A

公开(公告)日：2013-07-03

申请号：KR1020110141228

申请日：2011-12-23

申请人： 주식회사 원익아이피에스

发明人： 위규용

IPC分类号： H01J29/07 ,  H01L21/3115 ,  G03F7/20 ,  G02F1/1362

CPC分类号： H01J29/076 ,  G02F2001/13625 ,  G03F7/704 ,  H01L21/31155

摘要： PURPOSE: A substrate processing device and a substrate processing system thereof are provided to improve productivity by performing an ion investigation process on a tray with more than one substrate when the tray is on a transport path and prevent substrate contamination through ion beam irradiation and vacuum pressure evaporation. CONSTITUTION: In a process chamber (100), a transport path (30) is installed to transport trays (20) with more than one substrate (10). Installed over the transport path, an ion beam irradiation unit (300) is an element in an ion beam irradiation area on the transport path in which ion beams are irradiated on the surface of the substrate when a tray enters the area. A beam blocking unit is installed under the transport path in order to keep the ion beams from directly contacting the process chamber when there is no tray in the ion beam irradiation area.

摘要翻译： 目的：提供一种基板处理装置及其基板处理系统，以在托盘位于输送路径上时通过对具有多于一个基板的托盘执行离子研究处理来提高生产率，并通过离子束照射和真空压力防止基板污染 蒸发。 构成：在处理室（100）中，传送路径（30）被安装成用多于一个衬底（10）传送托盘（20）。 离子束照射单元（300）安装在输送路径上，是当托盘进入该区域时在输送路径上的离子束照射区域中的离子束照射在基板的表面上的元件。 在离子束照射区域内不存在托盘的情况下，将光束阻挡单元安装在输送路径的下方，以保持离子束不直接接触处理室。

公开(公告)号：KR1020120064340A

公开(公告)日：2012-06-19

申请号：KR1020100125526

申请日：2010-12-09

申请人： 에스케이하이닉스 주식회사

发明人： 표승석

IPC分类号： H01L21/28

CPC分类号： H01L21/743 ,  H01L21/0337 ,  H01L21/31111 ,  H01L21/31155 ,  H01L27/10876 ,  H01L27/10888 ,  H01L29/41741 ,  H01L29/66666 ,  H01L29/7827

摘要： PURPOSE: A method for forming a sidewall contact in a semiconductor device is provided to uniformly form the location of a sidewall contact by forming a masking film by applying ion implantation using a sidewall profile of a barrier film pattern. CONSTITUTION: A masking film having a damaged area is formed on a sacrificial material. The damaged area is selectively removed from the masking film. A part of the sacrificial material is etched by using the remained masking film as a barrier. A part of the insulating material formed on one sidewall of a trench(23) is exposed. A sidewall contact(41) is formed by eliminating the exposed insulating material.

摘要翻译： 目的：提供一种用于在半导体器件中形成侧壁接触的方法，以通过使用阻挡膜图案的侧壁轮廓进行离子注入形成掩模膜来均匀地形成侧壁接触的位置。 构成：在牺牲材料上形成具有损坏区域的掩模膜。 从掩模膜选择性地去除损伤区域。 通过使用保留的掩模膜作为屏障来蚀刻牺牲材料的一部分。 形成在沟槽（23）的一个侧壁上的绝缘材料的一部分被暴露。 通过消除暴露的绝缘材料形成侧壁接触（41）。

公开(公告)号：KR1020110074602A

公开(公告)日：2011-06-30

申请号：KR1020117011387

申请日：2007-02-27

申请人： 어플라이드 머티어리얼스, 인코포레이티드

发明人： 챠우,타이쳉 ,  헝,스티븐 ,  리우,파트리시아엠 ,  사토,타츠야 ,  패터슨,알렉스엠 ,  토도로브,발렌틴 ,  홀랜드,존피

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/31155 ,  H01J37/32082 ,  H01J37/34 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3144 ,  H01L21/316 ,  H01L21/31683 ,  H01L29/517

摘要： 본 발명은 전반적으로 기판 상에 고품질 유전체 게이트층을 형성하도록 구성되는 방법들 및 장치들을 제공한다. 본 발명의 실시예들은 금속 플라즈마 처리 프로세스가 기판 상에 하이 유전상수의 층을 형성하는데 있어 표준 질화 프로세스 대신 이용되는 방법을 제시한다. 또한 본 발명의 실시예들은 게이트 유전체층, 이를 테면 실리콘 이산화물층에 대한 이온 충돌 손상을 감소시키고 하부에 놓인 실리콘 속으로 금속 원자들이 통합되는 것을 방지하기 위해 비교적 낮은 에너지의 금속 이온들을 "이온주입"하도록 구성된 장치를 제시한다. 일반적으로, 프로세스는 하이-k 유전체를 형성한 다음 게이트 전극과 하이-k 유전체 물질 간에 양호한 계면이 형성되도록 증착된 물질을 처리하는 단계들을 포함한다. 또한 본 발명의 실시예들은 하이-k 유전체 물질을 형성하고, 하이 k-유전체 물질의 표면을 처리하고, 원하는 후처리 단계들을 수행하고 게이트 층들을 형성하도록 구성되는 클러스터 툴을 제공한다.

公开(公告)号：KR1020100001867A

公开(公告)日：2010-01-06

申请号：KR1020080061945

申请日：2008-06-27

申请人： 에스케이하이닉스 주식회사

发明人： 손윤익

IPC分类号： H01L21/76

CPC分类号： H01L21/76224 ,  H01L21/31155

摘要： PURPOSE: A semiconductor device and method of manufacturing the same are provided to shorten the formation process of the recess gate by the thermal process. CONSTITUTION: The semiconductor substrate(102) is divided by the element isolation region (F) and active area (A). The trench is formed in the element isolation region of semiconductor substrate. The element isolation film(112) is formed in order to fill in the trench. The protective film(114) including SiON is formed on the top of the element isolation film. The element isolation film comprises the SOD (Spin-On Dielectric) film, and the HDP (High Density Plasma) film and TEOS (Tetra Ethyl Ortho Silicate) film. The side wall oxide(104), and the linear nitride film(106) and linear oxide film(108) are successively formed between the element isolation film and trench.

摘要翻译： 目的：提供半导体器件及其制造方法，以通过热处理来缩短凹槽的形成过程。 构成：半导体衬底（102）由元件隔离区域（F）和有源区域（A）分开。 沟槽形成在半导体衬底的元件隔离区域中。 形成元件隔离膜（112）以填充沟槽。 包含SiON的保护膜（114）形成在元件隔离膜的顶部。 元件隔离膜包括SOD（旋涂介质）膜和HDP（高密度等离子体）膜和TEOS（四乙基正硅酸盐）膜。 在元件隔离膜和沟槽之间依次形成侧壁氧化物（104）和线状氮化物膜（106）和线性氧化物膜（108）。

公开(公告)号：KR1020090090201A

公开(公告)日：2009-08-25

申请号：KR1020080015519

申请日：2008-02-20

申请人： 에스케이하이닉스 주식회사

发明人： 김광동

IPC分类号： H01L21/76

CPC分类号： H01L21/76224 ,  H01L21/02318 ,  H01L21/02351 ,  H01L21/31155

摘要： A method for forming an isolation layer of a semiconductor is provided to remove a void formed at an insulating layer by processing a heat treatment of the insulating layer and making the insulating layer and making the insulating reflow. In a method for forming an isolation layer of a semiconductor, an insulating layer(102a) covering a trench(T) formed on a semiconductor substrate(100) is formed. A void is formed on the insulating layer, and the ion is injected within the insulating layer in order to reduce the coherence of the insulating layer. The insulating layer is heat-treated, and the insulating layer is reflowed so that the void is removed. A mask pattern exposing the trench is formed on the insulating layer.

摘要翻译： 提供形成半导体隔离层的方法，通过加工绝缘层的热处理和绝缘层进行绝缘回流，去除在绝缘层上形成的空隙。 在形成半导体隔离层的方法中，形成覆盖形成在半导体衬底（100）上的沟槽（T）的绝缘层（102a）。 在绝缘层上形成空隙，并且在绝缘层内注入离子以减小绝缘层的相干性。 对绝缘层进行热处理，并且将绝缘层回流以除去空隙。 在绝缘层上形成露出沟槽的掩模图案。

公开(公告)号：KR1020090008004A

公开(公告)日：2009-01-21

申请号：KR1020070071277

申请日：2007-07-16

申请人： 삼성전자주식회사

发明人： 신동석 ,  박문한 ,  이주원 ,  유재윤 ,  김태균

IPC分类号： H01L21/762

CPC分类号： H01L21/3105 ,  H01L21/31155 ,  H01L21/76232

摘要： A semiconductor device having an STI structure and a manufacturing method thereof are provided to form an impurity doped oxide liner having excellent etch resistance in the inside of a trench, thereby effectively preventing a device fault caused by recess of an entrance edge portion of the trench. A trench for element isolation defining an active area(102) is formed in a substrate(100). A side wall liner(130) covering an inner wall of the trench in order to border the active area is formed. An impurity doped oxide liner(140a) is formed on the side wall liner within the trench. A gap-fill insulating film(150) reclaiming the trench is formed on the impurity doped oxide liner. The side wall liner is made of SiON. The impurity doped oxide liner is made of an oxide film in which an N atom is doped. After the impurity doped oxide liner is formed, the impurity doped oxide liner is exposed to an oxide gas atmosphere so as for the impurity doped oxide liner to be minute.

摘要翻译： 提供具有STI结构的半导体器件及其制造方法以形成在沟槽内部具有优异的耐蚀刻性的杂质掺杂氧化物衬垫，从而有效地防止由沟槽的入口边缘部分的凹陷引起的器件故障。 在衬底（100）中形成限定有源区（102）的用于元件隔离的沟槽。 形成覆盖沟槽内壁以与活动区域相邻的侧壁衬套（130）。 杂质掺杂氧化物衬垫（140a）形成在沟槽内的侧壁衬垫上。 在杂质掺杂的氧化物衬垫上形成回收沟槽的间隙填充绝缘膜（150）。 侧壁衬垫由SiON制成。 杂质掺杂氧化物衬垫由掺杂有N原子的氧化物膜制成。 在形成杂质掺杂氧化物衬垫之后，将杂质掺杂的氧化物衬垫暴露于氧化物气体气氛中，以使杂质掺杂的氧化物衬垫微小。

公开(公告)号：KR100860133B1

公开(公告)日：2008-09-25

申请号：KR1020047000199

申请日：2002-06-12

申请人： 어드밴스드 마이크로 디바이시즈, 인코포레이티드

发明人： 애펠그렌에릭엠. ,  지슬트크리스챤 ,  마틴제레미아이. ,  베서폴알. ,  청프레드

IPC分类号： H01L21/768

CPC分类号： H01L21/76825 ,  H01L21/31155 ,  H01L21/76802 ,  H01L21/7681 ,  H01L21/76828 ,  H01L21/76834 ,  H01L2924/0002 ,  H01L2924/00

摘要： 제 1 도전성 구조(140)를 형성하는 단계와, 그리고 상기 제 1 도전성 구조(140) 위에 제 1 유전층(130)을 형성하는 단계를 포함하는 방법이 제공된다. 이 방법은, 상기 제 1 도전성 구조의 적어도 일부분 위의 상기 제 1 유전층(130)에, 측벽들을 갖는 제 1 개구(220)를 형성하는 단계와, 그리고 상기 측벽(440)들을 고밀도화 하는 단계를 포함한다.

公开(公告)号：KR1020080068158A

公开(公告)日：2008-07-23

申请号：KR1020070005476

申请日：2007-01-18

申请人： 삼성전자주식회사

发明人： 고경석

IPC分类号： H01L21/265

CPC分类号： H01L21/2652 ,  H01L21/2253 ,  H01L21/2255 ,  H01L21/2658 ,  H01L21/31155 ,  H01L21/324

摘要： A method for forming an impurity region in a semiconductor device is provided to form the impurity region while preventing occurrence of pitting failure on a surface of a substrate. A method for forming an impurity region in a semiconductor device includes: forming a pad oxide layer(102) on a substrate(100), implanting impurities into the substrate on which the pad oxide layer is formed to form a preliminary impurity region under a surface of the substrate; performing a thermal treatment while introducing oxygen gas and nitrogen gas to an upper portion of the pad oxide layer to form an impurity region so as to suppress movement of a pollutant source; and removing the pad oxide layer.

摘要翻译： 提供在半导体器件中形成杂质区域的方法以形成杂质区域，同时防止在基板表面上发生点蚀失效。 在半导体器件中形成杂质区域的方法包括：在衬底（100）上形成衬垫氧化物层（102），将杂质注入形成衬垫氧化物层的衬底中，以在表面下形成预备杂质区 的基底; 进行热处理，同时将氧气和氮气引入衬垫氧化物层的上部，以形成杂质区域，以抑制污染源的移动; 并去除衬垫氧化物层。

公开(公告)号：KR100641762B1

公开(公告)日：2006-11-06

申请号：KR1020047000890

申请日：2002-12-05

申请人： 도쿄엘렉트론가부시키가이샤

发明人： 이게타마사노부 ,  아오야마신타로 ,  신리키히로시 ,  다카하시츠요시

IPC分类号： H01L21/336 ,  H01L21/205

CPC分类号： H01L21/28185 ,  C23C16/34 ,  C23C16/405 ,  C23C16/482 ,  H01L21/0214 ,  H01L21/02238 ,  H01L21/02249 ,  H01L21/02255 ,  H01L21/02332 ,  H01L21/0234 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31155 ,  H01L21/3144 ,  H01L21/3145 ,  H01L21/316 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/31662 ,  H01L21/67017 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

摘要： 고주파 플라즈마에 의해 질소 라디칼을 형성하고, 산소를 포함하는 절연막 표면에 상기 질소 라디칼을 공급함으로써 상기 절연막 표면을 질화시킨다. 상기 산소를 포함하는 절연막은 0.4nm 이하의 막 두께를 갖고, 상기 표면이 질화된 질화막 상에 고유전체막이 형성된다. 또한, 상기 질소 라디칼은 상기 절연막의 표면을 따라 흐르도록 형성된 기체의 흐름에 의해 제공된다.

公开(公告)号：KR1020060077155A

公开(公告)日：2006-07-05

申请号：KR1020040115954

申请日：2004-12-30

申请人： 매그나칩 반도체 유한회사

发明人： 정희돈

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L29/42324 ,  H01L21/28273 ,  H01L21/31155 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/66833

摘要： 본 발명은 플로팅 게이트와 컨트롤 게이트 간의 중첩면적을 증대시켜 커플링비(coupling ratio)를 증가시킬 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 이를 위해 본 발명에서는 반도체 기판 상에 터널 산화막을 형성하는 단계; 상부 표면에 그레인 바운더리에 의해 제1 홈을 갖도록 제1 폴리 실리콘막을 증착하는 단계; 상기 제1 홈이 매립되도록 상기 제1 폴리 실리콘막 상에 산화막을 형성하는 단계; 상기 산화막을 마스크로 하여 노출되는 상기 제1 폴리 실리콘막을 리세스시켜 제2 홈을 형성하는 단계; 상기 산화막을 제거하여 상기 제2 홈 사이에 제3 홈을 형성하는 단계; 상기 제3 홈 및 상기 제2 홈을 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계; 상기 유전체막 상에 제2 폴리 실리콘막을 증착하는 단계; 상기 제2 폴리 실리콘막, 상기 유전체막 및 상기 제1 폴리 실리콘막을 식각하여 플로팅 게이트와 컨트롤 게이트를 정의하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 전극 형성방법을 제공한다.

비휘발성 메모리 소자, EEPROM, 로직 소자, 버즈 비크, 터널 산화막