公开(公告)号：TWI315900B

公开(公告)日：2009-10-11

申请号：TW093103094

申请日：2004-02-10

Applicant: 台灣積體電路製造股份有限公司

Inventor： 林耕竹 ,  包天一 ,  章勳明

IPC: H01L

CPC classification number: H01L21/76825 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/022 ,  H01L21/02304 ,  H01L21/02315 ,  H01L21/02351 ,  H01L21/3121 ,  H01L21/31633 ,  H01L21/3185 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76834 ,  H01L29/405

Abstract: 一種改善內連線(Interconnect)結構之電性品質的方法，其係在金屬層及金屬層所在之介電層上先形成蝕刻終止層(Etching Stop Layer)之前置層(Pre-layer)，再利用例如電漿(Plasma)或電子束(E-beam)對此前置層進行處理，藉以改變蝕刻終止層與底下之介電層間之界面品質，然後形成蝕刻終止層之主體層(Bulk Layer)。

Abstract in simplified Chinese: 一种改善内连接(Interconnect)结构之电性品质的方法，其系在金属层及金属层所在之介电层上先形成蚀刻终止层(Etching Stop Layer)之前置层(Pre-layer)，再利用例如等离子(Plasma)或电子束(E-beam)对此前置层进行处理，借以改变蚀刻终止层与底下之介电层间之界面品质，然后形成蚀刻终止层之主体层(Bulk Layer)。

公开(公告)号：TW201308429A

公开(公告)日：2013-02-16

申请号：TW101103223

申请日：2012-02-01

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 劉中偉 ,  LIOU, JOUNG WEI ,  楊慧君 ,  YANG, HUI CHUN ,  彭羽筠 ,  PENG, YU YUN ,  林耕竹 ,  LIN, KENG CHU

IPC: H01L21/312 ,  H01L21/314

CPC classification number: H01L21/76879 ,  H01L21/02123 ,  H01L21/02203 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/02321 ,  H01L21/76801 ,  H01L21/7682 ,  H01L21/76829 ,  H01L23/31 ,  H01L23/481 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本發明係提供一低介電常數介電層之系統以及其製造方法。一較佳的實施例包括形成一基質並在上述基質中形成一造孔劑。上述造孔劑包括一碳數少於15且具有大比例的單鍵之有機環狀結構。此外，該造孔劑的黏度可大於1.3且其雷諾數可小於0.5。

Abstract in simplified Chinese: 本发明系提供一低介电常数介电层之系统以及其制造方法。一较佳的实施例包括形成一基质并在上述基质中形成一造孔剂。上述造孔剂包括一碳数少于15且具有大比例的单键之有机环状结构。此外，该造孔剂的黏度可大于1.3且其雷诺数可小于0.5。

公开(公告)号：TWI318434B

公开(公告)日：2009-12-11

申请号：TW093132960

申请日：2004-10-29

Applicant: 台灣積體電路製造股份有限公司

Inventor： 吳振誠 ,  周子仁 ,  張文 ,  盧永誠 ,  章勳明 ,  梁孟松 ,  林耕竹 ,  陳筆聰

IPC: H01L

CPC classification number: H01L21/76835 ,  H01L21/76807 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供具有第一銅金屬層之半導體基底，之後，依序形成蝕刻終止層與介電層於第一銅金屬層與半導體基底上。第二銅金屬層穿過介電層與蝕刻終止層並與第一銅金屬層產生電性連接，其中蝕刻終止層之介電常數係小於3.5，介電層之介電常數係小於3.0。 A semiconductor substrate has a first copper layer, on which an etch stop layer and a dielectric layer are successively formed. A second copper layer penetrates the dielectric layer and the etch stop layer to electrically connect to the first metal layer. The etch stop layer has a dielectric constant smaller than 3.5, and the dielectric layer has a dielectric constant smaller than 3.0.

Abstract in simplified Chinese: 提供具有第一铜金属层之半导体基底，之后，依序形成蚀刻终止层与介电层于第一铜金属层与半导体基底上。第二铜金属层穿过介电层与蚀刻终止层并与第一铜金属层产生电性连接，其中蚀刻终止层之介电常数系小于3.5，介电层之介电常数系小于3.0。 A semiconductor substrate has a first copper layer, on which an etch stop layer and a dielectric layer are successively formed. A second copper layer penetrates the dielectric layer and the etch stop layer to electrically connect to the first metal layer. The etch stop layer has a dielectric constant smaller than 3.5, and the dielectric layer has a dielectric constant smaller than 3.0.

公开(公告)号：TW527644B

公开(公告)日：2003-04-11

申请号：TW091107386

申请日：2002-04-11

Applicant: 台灣積體電路製造股份有限公司

Inventor： 蘇鴻文 ,  劉重希 ,  邱文智 ,  林耕竹

IPC: H01L

Abstract: 本發明揭露一種改善開口之光阻殘渣(Scum)的方法，其係在介電層中開口形成後，塗佈I-線(I-line)光阻覆蓋在介電層以及開口，並填滿開口。對此I-線光阻進行化學機械研磨(Chemical Mechanical Polishing；CMP)步驟，而將介電層上的I-線光阻去除，並留下開口中的I-線光阻。由於，I-線光阻之組成為高分子，可有效阻絕胺類(Amine)等鹼基擴散。此外，由於I-線光阻填滿開口，而可將開口之側壁保護住，防止後續所塗佈之光阻附著於開口側壁上，而可避免胺類鹼基與開口之光阻作用形成光阻殘渣污染開口。因此，可有效改善開口之光阻殘渣的污染，而達到提高製程的可靠度與良率的目的。

Abstract in simplified Chinese: 本发明揭露一种改善开口之光阻残渣(Scum)的方法，其系在介电层中开口形成后，涂布I-线(I-line)光阻覆盖在介电层以及开口，并填满开口。对此I-线光阻进行化学机械研磨(Chemical Mechanical Polishing；CMP)步骤，而将介电层上的I-线光阻去除，并留下开口中的I-线光阻。由于，I-线光阻之组成为高分子，可有效阻绝胺类(Amine)等碱基扩散。此外，由于I-线光阻填满开口，而可将开口之侧壁保护住，防止后续所涂布之光阻附着于开口侧壁上，而可避免胺类碱基与开口之光阻作用形成光阻残渣污染开口。因此，可有效改善开口之光阻残渣的污染，而达到提高制程的可靠度与良率的目的。

公开(公告)号：TWI604531B

公开(公告)日：2017-11-01

申请号：TW101103223

申请日：2012-02-01

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 劉中偉 ,  LIOU, JOUNG WEI ,  楊慧君 ,  YANG, HUI CHUN ,  彭羽筠 ,  PENG, YU YUN ,  林耕竹 ,  LIN, KENG CHU

IPC: H01L21/312 ,  H01L21/314

CPC classification number: H01L21/76879 ,  H01L21/02123 ,  H01L21/02203 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/02321 ,  H01L21/76801 ,  H01L21/7682 ,  H01L21/76829 ,  H01L23/31 ,  H01L23/481 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：TW202018808A

公开(公告)日：2020-05-16

申请号：TW108125489

申请日：2019-07-18

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 王菘豊 ,  WANG, SUNG LI ,  梁順鑫 ,  LIANG, SHUEN SHIN ,  張容浩 ,  CHANG, JUNG HAO ,  朱家宏 ,  CHU, CHIA HUNG ,  林耕竹 ,  LIN, KENG CHU

IPC: H01L21/3065 ,  H01L21/76

Abstract: 在此描述的實施方式大致上涉及形成互連結構的一種或多種方法，諸如包含導電線和導電導孔的雙鑲嵌互連結構，以及由此方法形成的結構。在一些實施方式中，形成互連開口，其穿過在半導體基板上方的一或多個介電層。互連開口具有導孔開口以及在導孔開口上方的溝槽。導電導孔形成在導孔開口內。在溝槽的一或多個暴露的介電質表面上執行成核輔助處理。導電線形成在溝槽的一或多個暴露的介電質表面上和在導電導孔上的溝槽內。

Abstract in simplified Chinese: 在此描述的实施方式大致上涉及形成互链接构的一种或多种方法，诸如包含导电线和导电导孔的双镶嵌互链接构，以及由此方法形成的结构。在一些实施方式中，形成互连开口，其穿过在半导体基板上方的一或多个介电层。互连开口具有导孔开口以及在导孔开口上方的沟槽。导电导孔形成在导孔开口内。在沟槽的一或多个暴露的介电质表面上运行成核辅助处理。导电线形成在沟槽的一或多个暴露的介电质表面上和在导电导孔上的沟槽内。

公开(公告)号：TW201830484A

公开(公告)日：2018-08-16

申请号：TW106142913

申请日：2017-12-07

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 李雅玲 ,  LEE, YA LING ,  潘興強 ,  PAN, SHING CHYANG ,  林耕竹 ,  LIN, KENG CHU ,  楊文成 ,  YANG, WEN CHENG ,  李志聰 ,  LEE, CHIH TSUNG ,  盧 一斌 ,  LU, VICTOR Y.

IPC: H01L21/203

Abstract: 根據一些實施例，提供半導體裝置結構及其形成方法。上述方法包含將半導體基底置於物理氣相沉積腔室內。上述方法亦包含導入電漿形成氣體至物理氣相沉積腔室內，其中電漿形成氣體含有含氧氣體。上述方法更包含施加射頻功率至位於物理氣相沉積腔室內的金屬靶，以激發電漿形成氣體而產生電漿。此外，上述方法包含將電漿導向位於物理氣相沉積腔室內的金屬靶，使得蝕刻停止層形成於半導體基底上。

Abstract in simplified Chinese: 根据一些实施例，提供半导体设备结构及其形成方法。上述方法包含将半导体基底置于物理气相沉积腔室内。上述方法亦包含导入等离子形成气体至物理气相沉积腔室内，其中等离子形成气体含有含氧气体。上述方法更包含施加射频功率至位于物理气相沉积腔室内的金属靶，以激发等离子形成气体而产生等离子。此外，上述方法包含将等离子导向位于物理气相沉积腔室内的金属靶，使得蚀刻停止层形成于半导体基底上。

公开(公告)号：TW533513B

公开(公告)日：2003-05-21

申请号：TW091111122

申请日：2002-05-24

Applicant: 台灣積體電路製造股份有限公司

Inventor： 林耕竹 ,  鄭雙銘 ,  潘興强

IPC: H01L

Abstract: 一種在半導體製程中降低導線間電流漏洩的方法。首先，形成鑲嵌圖案於位於半導體底材上的低介電常數內連線介電層(以下簡稱low-k介電層)中，接著進行沈積程序以形成金屬層於low-k介電層上表面，且填充於鑲嵌圖案中。隨後進行化學機械研磨程序，以移除位於low-k介電層上表面之部分金屬層，並定義導線結構於鑲嵌圖案中。其中，由於在進行化學機械研磨程序後，在low-k介電層之上表面會形成受損、吸濕且雜質沾附之表層。因此，對導線結構與low-k介電層之上表面進行鈍氣電漿處理程序以移除之。

Abstract in simplified Chinese: 一种在半导体制程中降低导线间电流漏泄的方法。首先，形成镶嵌图案于位于半导体底材上的低介电常数内连接介电层(以下简称low-k介电层)中，接着进行沉积进程以形成金属层于low-k介电层上表面，且填充于镶嵌图案中。随后进行化学机械研磨进程，以移除位于low-k介电层上表面之部分金属层，并定义导线结构于镶嵌图案中。其中，由于在进行化学机械研磨进程后，在low-k介电层之上表面会形成受损、吸湿且杂质沾附之表层。因此，对导线结构与low-k介电层之上表面进行钝气等离子处理进程以移除之。

公开(公告)号：TW522138B

公开(公告)日：2003-03-01

申请号：TW091110576

申请日：2002-05-20

Applicant: 台灣積體電路製造股份有限公司

Inventor： 潘興强 ,  林耕竹 ,  邱文智 ,  鄭雙銘

IPC: B81C

Abstract: 一種防止雙重金屬鑲嵌多層結構(Dual Damascene Multi-layer Structure)破裂之方法及其結構。此方法係在溝渠形成後，利用氫或氮電漿對溝渠所暴露出之低介電常數薄膜進行反應性清洗，藉以變更低介電常數薄膜的性質，而增強低介電常數薄膜與覆蓋於其上之阻障層(Barrier Layer)之間的附著力，進而防止低介電常數薄膜與阻障層之間產生破裂。

Abstract in simplified Chinese: 一种防止双重金属镶嵌多层结构(Dual Damascene Multi-layer Structure)破裂之方法及其结构。此方法系在沟渠形成后，利用氢或氮等离子对沟渠所暴露出之低介电常数薄膜进行反应性清洗，借以变更低介电常数薄膜的性质，而增强低介电常数薄膜与覆盖于其上之阻障层(Barrier Layer)之间的附着力，进而防止低介电常数薄膜与阻障层之间产生破裂。