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    用於在ｎ－ＭＯＳ裝置中增加通道區域拉伸應變的技術
    4.
    发明专利
    用於在ｎ－ＭＯＳ裝置中增加通道區域拉伸應變的技術 审中-公开
    用于在ｎ－ＭＯＳ设备中增加信道区域拉伸应变的技术

    公开(公告)号：TW201826530A

    公开(公告)日：2018-07-16

    申请号：TW106127351

    申请日：2017-08-11

    Applicant: 美商英特爾股份有限公司 ,  INTEL CORPORATION

    Inventor： 莫希 安拿 ,  MURTHY, ANAND ,  葛雷斯 葛蘭 ,  GLASS, GLENN ,  韋伯 科瑞 ,  WEBER, CORY ,  梅安卓 里沙 ,  MEHANDRU, RISHABH ,  加維里 瑞堤許 ,  JHAVERI, RITESH ,  強普納森 卡希克 ,  JAMBUNATHAN, KARTHIK ,  廖思雅 ,  LIAO, SZUYA S. ,  張炯 ,  ZHANG, JIONG

    IPC: H01L29/12 ,  H01L29/78 ,  H01L21/20 ,  H01L21/336

    Abstract: 公開用於在n-MOS裝置中增加通道區域拉伸應變的技術。在某些情況下，可透過故意將錯位引入S/D區域之中的一或二個區域中以產生相鄰通道區域中的拉伸應變的S/D材料工程來實現增加通道區域拉伸應變。在一些這種情況中，產生所欲錯位的S/D材料工程可包括使用與通道區域相鄰之晶格失配的外延S/D膜。用於實現在S/D區域之中的一或二個區域中有多個錯位的許多材料方案將依據本揭示顯而易見。在一些情況中，可在S/D區域上形成覆蓋層以降低接觸電阻，使得該覆蓋層為在S/D區域和S/D接觸之間的中間層。該覆蓋層包括與底下的S/D區域不同的材料及/或較高的摻雜劑濃度以降低接觸電阻。

    Abstract in simplified Chinese: 公开用于在n-MOS设备中增加信道区域拉伸应变的技术。在某些情况下，可透过故意将错位引入S/D区域之中的一或二个区域中以产生相邻信道区域中的拉伸应变的S/D材料工程来实现增加信道区域拉伸应变。在一些这种情况中，产生所欲错位的S/D材料工程可包括使用与信道区域相邻之晶格失配的外延S/D膜。用于实现在S/D区域之中的一或二个区域中有多个错位的许多材料方案将依据本揭示显而易见。在一些情况中，可在S/D区域上形成覆盖层以降低接触电阻，使得该覆盖层为在S/D区域和S/D接触之间的中间层。该覆盖层包括与底下的S/D区域不同的材料及/或较高的掺杂剂浓度以降低接触电阻。

    使用碳基層之奈米線電晶體
    5.
    发明专利
    使用碳基層之奈米線電晶體 审中-公开
    使用碳基层之奈米线晶体管

    公开(公告)号：TW201814905A

    公开(公告)日：2018-04-16

    申请号：TW106128148

    申请日：2017-08-18

    Applicant: 美商英特爾股份有限公司 ,  INTEL CORPORATION

    Inventor： 甘尼 塔何 ,  GHANI, TAHIR ,  莫希 安拿 ,  MURTHY, ANAND ,  葛雷斯 葛蘭 ,  GLASS, GLENN ,  強普納森 卡希克 ,  JAMBUNATHAN, KARTHIK ,  密斯特卡威 奈比爾 ,  MISTKAWI, NABIL G.

    IPC: H01L29/78 ,  H01L21/336 ,  B82B1/00 ,  B82Y40/00

    CPC classification number: H01L29/06 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78

    Abstract: 揭示形成使用碳基層的奈米線電晶體的技術。碳添加至形成電晶體通道區中的一或更多奈米線之多層堆疊的犠牲層及/或非犠牲層。這些碳基層降低或防止多層堆疊的犠牲與非犠牲部份的擴散及相互混合。減少擴散/相互混合可以允許原始形成的層有效地維持原始厚度，因此，能夠因為更準確的處理設計而對給定的通道區高度形成相對更多的奈米線。技術可用以利於IV族半導體材料奈米線裝置(例如，包含Si、Ge、及/或SiGe的裝置)，也可以有助於用以形成奈米線的選擇性蝕刻處理。犠牲及/或非犠牲層的碳濃度可以調整以利於蝕刻處理而釋放通道區中的奈米線。

    Abstract in simplified Chinese: 揭示形成使用碳基层的奈米线晶体管的技术。碳添加至形成晶体管信道区中的一或更多奈米线之多层堆栈的犠牲层及/或非犠牲层。这些碳基层降低或防止多层堆栈的犠牲与非犠牲部份的扩散及相互混合。减少扩散/相互混合可以允许原始形成的层有效地维持原始厚度，因此，能够因为更准确的处理设计而对给定的信道区高度形成相对更多的奈米线。技术可用以利于IV族半导体材料奈米线设备(例如，包含Si、Ge、及/或SiGe的设备)，也可以有助于用以形成奈米线的选择性蚀刻处理。犠牲及/或非犠牲层的碳浓度可以调整以利于蚀刻处理而释放信道区中的奈米线。

    具晶格匹配閘極結構之電晶體
    6.
    发明专利
    具晶格匹配閘極結構之電晶體 审中-公开
    具晶格匹配闸极结构之晶体管

    公开(公告)号：TW201814901A

    公开(公告)日：2018-04-16

    申请号：TW106127965

    申请日：2017-08-17

    Applicant: 美商英特爾股份有限公司 ,  INTEL CORPORATION

    Inventor： 甘尼 塔何 ,  GHANI, TAHIR ,  卡瓦李耶羅 傑克 ,  KAVALIEROS, JACK ,  莫希 安拿 ,  MURTHY, ANAND ,  葛雷斯 葛蘭 ,  GLASS, GLENN ,  朱功 班傑明 ,  CHU-KUNG, BENJAMIN ,  強普納森 卡希克 ,  JAMBUNATHAN, KARTHIK ,  成承訓 ,  SUNG, SEUNG HOON

    IPC: H01L29/43 ,  H01L21/283

    CPC classification number: H01L21/8238 ,  H01L29/10 ,  H01L29/66 ,  H01L29/78 ,  H01L29/786

    Abstract: 所揭示之積體電路電晶體結構包括晶格匹配於下層通道之閘極結構。更明確地，該閘極介電質為晶格匹配於該下層半導體通道材料，且在若干實施例中，該閘極電極亦係如此。在例示實施例中，彼此足夠晶格匹配之單晶半導體通道材料及單晶閘極介電質材料為磊晶沉積的。在若干情況中，該閘極電極材料亦可為晶格匹配於該半導體通道材料之單晶材料，從而經由該亦係晶格匹配的閘極介電質，允許該閘極電極可以傳遞應力於該通道上。為晶格匹配於該通道材料之閘極介電質材料可用以降低介面捕獲密度(Dit)。該等技術可用於平面與非平面(例如，鰭式場效電晶體(finFET)及奈米線(nanowire))金屬氧化物半導體(MOS)電晶體架構兩者中。

    Abstract in simplified Chinese: 所揭示之集成电路晶体管结构包括晶格匹配于下层信道之闸极结构。更明确地，该闸极介电质为晶格匹配于该下层半导体信道材料，且在若干实施例中，该闸极电极亦系如此。在例示实施例中，彼此足够晶格匹配之单晶半导体信道材料及单晶闸极介电质材料为磊晶沉积的。在若干情况中，该闸极电极材料亦可为晶格匹配于该半导体信道材料之单晶材料，从而经由该亦系晶格匹配的闸极介电质，允许该闸极电极可以传递应力于该信道上。为晶格匹配于该信道材料之闸极介电质材料可用以降低界面捕获密度(Dit)。该等技术可用于平面与非平面(例如，鳍式场效应管(finFET)及奈米线(nanowire))金属氧化物半导体(MOS)晶体管架构两者中。

    用於兩側金屬化之半導體裝置的背側源極／汲極替換
    7.
    发明专利
    用於兩側金屬化之半導體裝置的背側源極／汲極替換 审中-公开
    用于两侧金属化之半导体设备的背侧源极／汲极替换

    公开(公告)号：TW201814841A

    公开(公告)日：2018-04-16

    申请号：TW106128464

    申请日：2017-08-22

    Applicant: 美商英特爾股份有限公司 ,  INTEL CORPORATION

    Inventor： 莫希 安拿 ,  MURTHY, ANAND ,  葛雷斯 葛蘭 ,  GLASS, GLENN ,  科布林斯基 莫羅 ,  KOBRINSKY, MAURO ,  莫哈帕拉 錢德拉 ,  MOHAPATRA, CHANDRA ,  強普納森 卡希克 ,  JAMBUNATHAN, KARTHIK ,  摩洛 派翠克 ,  MORROW, PATRICK

    IPC: H01L21/8258 ,  H01L21/336 ,  H01L21/30

    CPC classification number: H01L21/8238 ,  H01L27/092 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78

    Abstract: 技術係揭示用於兩側金屬化(MOBS)之半導體裝置的背側源極/汲極(S/D)替換。本文所描述之該等技術提供用以恢復或促進低接觸電阻的方法，而藉以降低或消除使電晶體性能降級的寄生外部電阻。在某些情況中，該等技術包含在包括一或多個電晶體裝置之裝置層的正面處理期間，形成犧牲S/D材料及晶種層。然後，可將裝置層反轉且接合至主晶圓。裝置層的背側顯露可接著經由研磨、蝕刻、及/或CMP處理，而予以執行。然後，犧牲S/D材料可使用晶種層做為蝕刻阻斷物而透過背側S/D接觸溝渠來加以去除，隨後進行由晶種層所成長之相對高摻雜的最終S/D材料之形成，用以提供增強的歐姆接觸性質。可描述及/或揭示其他的實施例。

    Abstract in simplified Chinese: 技术系揭示用于两侧金属化(MOBS)之半导体设备的背侧源极/汲极(S/D)替换。本文所描述之该等技术提供用以恢复或促进低接触电阻的方法，而借以降低或消除使晶体管性能降级的寄生外部电阻。在某些情况中，该等技术包含在包括一或多个晶体管设备之设备层的正面处理期间，形成牺牲S/D材料及晶种层。然后，可将设备层反转且接合至主晶圆。设备层的背侧显露可接着经由研磨、蚀刻、及/或CMP处理，而予以运行。然后，牺牲S/D材料可使用晶种层做为蚀刻阻断物而透过背侧S/D接触沟渠来加以去除，随后进行由晶种层所成长之相对高掺杂的最终S/D材料之形成，用以提供增强的欧姆接触性质。可描述及/或揭示其他的实施例。

    用於ＮＭＯＳ源極／汲極區域的結晶碳化矽替代材料
    8.
    发明专利
    用於ＮＭＯＳ源極／汲極區域的結晶碳化矽替代材料 审中-公开
    用于ＮＭＯＳ源极／汲极区域的结晶碳化硅替代材料

    公开(公告)号：TW201732946A

    公开(公告)日：2017-09-16

    申请号：TW105138461

    申请日：2016-11-23

    Applicant: 英特爾股份有限公司 ,  INTEL CORPORATION

    Inventor： 強普納森 卡希克 ,  JAMBUNATHAN, KARTHIK ,  葛萊斯 格倫 ,  GLASS, GLENN A. ,  穆爾蒂 阿南德 ,  MURTHY, ANAND S. ,  詹森 雅各 ,  JENSEN, JACOB M. ,  奧伯庭 丹尼爾 ,  AUBERTINE, DANIEL B. ,  莫哈帕拉 錢德拉 ,  MOHAPATRA, CHANDRA S.

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/7848

    Abstract: 藉由在電晶體的源極與汲極(S/D)區中至少之一中沈積非晶SixGe1-x-yCy合金，將張力應變施加至電晶體的通道區。將非晶SixGe1-x-yCy合金晶化，因而降低合金的單位體積。源極與汲極區中至少之一中的此體積降低會將應變施加至連接的通道區。此應變會增進通道中的電子遷移率。在從非晶至結晶結構的轉換期間，恢復源極與汲極位置中的摻雜物活性。高碳濃度的存在會降低從源極和汲極位置進入通道區中的摻雜物擴散。技術可以用於平面及非平面(例如FinFET及奈米線)電晶體兩者。

    Abstract in simplified Chinese: 借由在晶体管的源极与汲极(S/D)区中至少之一中沉积非晶SixGe1-x-yCy合金，将张力应变施加至晶体管的信道区。将非晶SixGe1-x-yCy合金晶化，因而降低合金的单位体积。源极与汲极区中至少之一中的此体积降低会将应变施加至连接的信道区。此应变会增进信道中的电子迁移率。在从非晶至结晶结构的转换期间，恢复源极与汲极位置中的掺杂物活性。高碳浓度的存在会降低从源极和汲极位置进入信道区中的掺杂物扩散。技术可以用于平面及非平面(例如FinFET及奈米线)晶体管两者。

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