公开(公告)号：US06287924B1

公开(公告)日：2001-09-11

申请号：US09407213

申请日：1999-09-28

申请人： Chih-Ping Chao ,  Ih-Chin Chen ,  Rick L. Wise ,  Katherine E. Violette ,  Sreenath Unnikrishnan

发明人： Chih-Ping Chao ,  Ih-Chin Chen ,  Rick L. Wise ,  Katherine E. Violette ,  Sreenath Unnikrishnan

IPC分类号： H01L21336

CPC分类号： H01L21/28052 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66628

摘要： Sidewall spacers extending above a silicon gate with the distance between the spacers exceeding the length of the gate are used to confine selective silicon growth of the gate and subsequent self-aligned silicidation.

摘要翻译： 使用在硅栅极上方延伸的侧壁间隔物，其中间隔物之间​​的距离超过栅极的长度用于限制栅极的选择性硅生长和随后的自对准硅化物。

公开(公告)号：US4882649A

公开(公告)日：1989-11-21

申请号：US174751

申请日：1988-03-29

申请人： Ih-Chin Chen ,  Bing W. Shen ,  Robert R. Doering

发明人： Ih-Chin Chen ,  Bing W. Shen ,  Robert R. Doering

IPC分类号： H01G4/20 ,  H01L27/108 ,  H01L29/94

CPC分类号： H01G4/20 ,  H01L27/10829 ,  H01L29/945 ,  Y10T29/435

摘要： An integrated circuit capacitor is disclosed which has improved leakage and storage characteristics. The dielectric material for the capacitor consists of a first layer of silicon nitride adjacent the lower plate, such as a silicon substrate, upon which a layer of silicon dioxide is formed. A second layer of silicon nitride is formed over the silicon dioxide layer, above which the second plate is formed. The layer of silicon dioxide may be formed by the partial oxidation of the first silicon nitride layer. The capacitor may be a planar capacitor, may be formed in a trench, or may be formed between two layers above the surface of the substrate.

摘要翻译： 公开了一种具有改进的泄漏和存储特性的集成电路电容器。 用于电容器的电介质材料包括邻近下板的第一层氮化硅，例如硅衬底，在其上形成二氧化硅层。 在二氧化硅层上形成第二层氮化硅，在其上形成第二板。 二氧化硅层可以通过第一氮化硅层的部分氧化形成。 电容器可以是平面电容器，可以形成在沟槽中，或者可以形成在衬底表面之上的两层之间。

公开(公告)号：US06228725B1

公开(公告)日：2001-05-08

申请号：US09281543

申请日：1999-03-30

申请人： Mahalingam Nandakumar ,  Amitava Chatterjee ,  Mark S. Rodder ,  Ih-Chin Chen

发明人： Mahalingam Nandakumar ,  Amitava Chatterjee ,  Mark S. Rodder ,  Ih-Chin Chen

IPC分类号： H01L21336

CPC分类号： H01L29/66575 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/7838

摘要： A low power transistor (70, 70′) formed in a face of a semiconductor layer (86) of a first conductivity type. The transistor includes a source and drain regions (76, 78) of a second conductivity type formed in the face of the semiconductor layer, and a gate (72) insulatively disposed adjacent the face of the semiconductor layer and between the source and drain regions. A layer of counter doping (80, 80′) of the second conductivity type is formed adjacent to the face of the semiconductor layer generally between the source and drain regions. A first and second pockets (82, 84, 82′, 84′) of the first conductivity type may also be formed generally adjacent to the source and drain regions and the counter doped layer (80, 80′).

摘要翻译： 形成在第一导电类型的半导体层（86）的表面上的低功率晶体管（70,70'）。 晶体管包括形成在半导体层的表面上的第二导电类型的源极和漏极区域（76,78），以及邻近半导体层的表面并且在源极和漏极区域之间绝缘地设置的栅极（72）。 通常在源极和漏极区域之间形成与半导体层的表面相邻的第二导电类型的反向掺杂层（80,80'）。 第一导电类型的第一和第二凹穴（82,84,82'，84'）也可以大致相邻于源极和漏极区域以及反向掺杂层（80,80'）形成。

公开(公告)号：US6147384A

公开(公告)日：2000-11-14

申请号：US375994

申请日：1999-08-17

申请人： Ih-Chin Chen

发明人： Ih-Chin Chen

IPC分类号： H01L21/76 ,  H01L21/31 ,  H01L21/316 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78 ,  H01L27/01 ,  H01L29/76

CPC分类号： H01L29/66651 ,  H01L29/0653

摘要： A method of forming a field effect transistor with source and drain on an insulator includes forming a first void region (11) in the outer surface of a semiconductor body (10) and forming a second void region (11) in the outer surface of a semiconductor body. The first void region is separated from the second void region by a portion of the semiconductor body (10). The method further includes depositing a dielectric material in the first void region to form a first insulating region (16) and depositing a dielectric material in the second void region to form a second insulating region (16). The method further includes planarizing the first and second insulating regions to define a planar surface (17). The method also includes forming a conductive source region (34) overlying the first insulating region, forming a conductive drain region (36) overlying the second insulating region, and forming a conductive gate body (24) overlying the planar surface and spaced apart from the conductive source region and the conductive drain region.A field effect transistor device (50) having a substrate (10) is provided. The transistor (50) includes a conductive gate body (24) and a gate insulator layer (32) having a planar outer surface adjacent to the conductive gate body and a planar inner surface (39). The transistor further includes first and second insulating regions (16) formed on the substrate. The transistor (50) also includes a conductive drain region (36) formed on the second insulating region and a conductive source region (34) formed on the first insulating region and spaced apart from the conductive gate body (24) opposite the conductive drain region (36). The conductive drain region and conductive source region define a portion of the planar inner surface (39).

摘要翻译： 在绝缘体上形成具有源极和漏极的场效应晶体管的方法包括在半导体本体（10）的外表面中形成第一空隙区域（11），并在第二空隙区域（11）的外表面中形成第二空隙区域 半导体体。 第一空隙区域由半导体本体（10）的一部分与第二空隙区域分离。 该方法还包括在第一空隙区域中沉积电介质材料以形成第一绝缘区域（16）并在第二空隙区域中沉积电介质材料以形成第二绝缘区域（16）。 该方法还包括平坦化第一和第二绝缘区域以限定平坦表面（17）。 该方法还包括形成覆盖第一绝缘区域的导电源区域（34），形成覆盖在第二绝缘区域上的导电漏极区域（36），以及形成覆盖该平面表面并与该平面表面间隔开的导电栅极体（24） 导电源区和导电漏极区。 提供具有基板（10）的场效应晶体管器件（50）。 晶体管（50）包括导电栅极主体（24）和栅极绝缘体层（32），栅极绝缘体层（32）具有与导电栅极主体相邻的平面外表面和平坦的内表面（39）。 晶体管还包括形成在衬底上的第一和第二绝缘区域（16）。 晶体管（50）还包括形成在第二绝缘区域上的导电漏极区域（36）和形成在第一绝缘区域上并与导电栅极体（24）间隔开的导电源区域（34） （36）。 导电漏极区域和导电源区域限定平面内表面（39）的一部分。

公开(公告)号：US06420236B1

公开(公告)日：2002-07-16

申请号：US09641053

申请日：2000-08-17

申请人： Jerry C. Hu ,  Hong Yang ,  Amitava Chatterjee ,  Ih-Chin Chen

发明人： Jerry C. Hu ,  Hong Yang ,  Amitava Chatterjee ,  Ih-Chin Chen

IPC分类号： H01L21336

CPC分类号： H01L21/324 ,  H01L21/28176 ,  H01L29/4966 ,  H01L29/66545

摘要： A system for producing metal gate MOSFETs having relatively low threshold voltages is disclosed, comprising the steps of forming 200 a gate oxide layer on a semiconductor substrate, forming 210 a dummy gate on the substrate, removing 260 the dummy gate after further processing and depositing 270 a lower metallic gate material on said gate oxide; treating 280 the semiconductor device with a reducing gas immediately after deposition of the lower metallic gate material, and depositing 290 an upper gate metal over the lower gate material.

摘要翻译： 公开了一种用于制造具有相对低的阈值电压的金属栅极MOSFET的系统，包括以下步骤：在半导体衬底上形成200个栅极氧化物层，在衬底上形成一个虚拟栅极，在进一步处理之后移除260个虚拟栅极并沉积270个 所述栅极氧化物上的下部金属栅极材料; 在沉积下部金属栅极材料之后立即用还原气体处理280半导体器件，并在上部栅极材料上沉积290个上部栅极金属。

公开(公告)号：US6143625A

公开(公告)日：2000-11-07

申请号：US151374

申请日：1998-09-10

申请人： Ih-Chin Chen ,  Amitava Chatterjee ,  Somnath S. Nag

发明人： Ih-Chin Chen ,  Amitava Chatterjee ,  Somnath S. Nag

IPC分类号： H01L21/762 ,  H01L21/76

CPC分类号： H01L21/76224 ,  Y10S148/05

摘要： An isolation trench (60) may comprise a trench (20) formed in a semiconductor layer (12). A barrier layer (22) may be formed along the trench (20). A protective liner (50) may be formed over the barrier layer (22). The protective liner (50) may comprise a chemically deposited oxide. A high density layer of insulation material (55) may be formed in the trench (20) over the protective liner (50).

摘要翻译： 隔离沟槽（60）可以包括形成在半导体层（12）中的沟槽（20）。 阻挡层（22）可以沿着沟槽（20）形成。 可以在阻挡层（22）上方形成保护衬垫（50）。 保护性衬垫（50）可以包括化学沉积的氧化物。 绝缘材料（55）的高密度层可以形成在保护衬垫（50）上的沟槽（20）中。

公开(公告)号：US5913135A

公开(公告)日：1999-06-15

申请号：US989985

申请日：1997-12-12

申请人： Ih-Chin Chen

发明人： Ih-Chin Chen

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L29/06 ,  H01L29/417 ,  H01L21/20

CPC分类号： H01L29/66651 ,  H01L21/76202 ,  H01L29/0653 ,  H01L29/41766 ,  H01L29/41775 ,  Y10S438/969

摘要： A method for forming a transistor (50) includes forming a first insulating region (16) in the outer surface of a semiconductor body (10) and forming a second insulating region (16) in the outer surface of the semiconductor body (10) and spaced apart from the first insulating region by a region of semiconductor material. The method further includes planarizing the first and second insulating regions and the region of semiconductor material to define a planar surface (17) and forming a conductive source region (34) overlying the first insulating region. The method further includes forming a conductive drain region (36) overlying the second insulating region and forming a conductive gate body (24) overlying the planar surface (17) and spaced apart from the conductive source region (34) and the conductive drain region (36).A field effect transistor device (50) having a substrate (10) is provided. The transistor (50) includes a conductive gate body (24) and a gate insulator layer (32) having a planar outer surface adjacent to the conductive gate body and a planar inner surface (39). The transistor further includes first and second insulating regions (16) formed in the substrate. The transistor (50) also includes a conductive drain region (36) formed on the second insulating region and a conductive source region (34) formed on the first insulating region and spaced apart from the conductive gate body (24) opposite the conductive drain region (36). The conductive drain region and conductive source region define a portion of the planar inner surface (39).

摘要翻译： 一种形成晶体管（50）的方法包括在半导体本体（10）的外表面中形成第一绝缘区域（16），并在半导体本体（10）的外表面形成第二绝缘区域（16），以及 通过半导体材料的区域与第一绝缘区间隔开。 该方法还包括平面化第一和第二绝缘区域和半导体材料的区域以限定平坦表面（17）并且形成覆盖在第一绝缘区域上的导电源区域（34）。 该方法还包括形成覆盖第二绝缘区域的导电漏极区域（36），并且形成覆盖平面表面（17）并与导电源区域（34）和导电漏极区域（34）隔开的导电栅极体（24） 36）。 提供具有基板（10）的场效应晶体管器件（50）。 晶体管（50）包括导电栅极主体（24）和栅极绝缘体层（32），栅极绝缘体层（32）具有与导电栅极主体相邻的平面外表面和平坦的内表面（39）。 晶体管还包括形成在衬底中的第一和第二绝缘区域（16）。 晶体管（50）还包括形成在第二绝缘区域上的导电漏极区域（36）和形成在第一绝缘区域上并与导电栅极体（24）间隔开的导电源区域（34） （36）。 导电漏极区域和导电源区域限定平面内表面（39）的一部分。

公开(公告)号：US5595925A

公开(公告)日：1997-01-21

申请号：US236745

申请日：1994-04-29

申请人： Ih-Chin Chen ,  Hisashi Shichijo ,  Clarence W. Teng

发明人： Ih-Chin Chen ,  Hisashi Shichijo ,  Clarence W. Teng

IPC分类号： H01L21/8238 ,  H01L21/8226 ,  H01L21/8242 ,  H01L27/082 ,  H01L27/092 ,  H01L27/105 ,  H01L27/108 ,  H01L21/70 ,  H01L27/00

CPC分类号： H01L27/10805 ,  H01L27/105

摘要： A dynamic random access memory device (10) includes three separate sections--an input/output section (12), a peripheral transistor section (14), and a memory array section (16), all formed on a p- type substrate layer (18). The dynamic random access memory device (10) can employ separate substrate bias voltages for each section. The input/output section (12) has a p- type region (22) that is isolated from the p- type substrate layer (18) by an n-type well region (20). The peripheral transistor section (14) has a p- type region (36) that can be isolated from the p- type substrate layer (18) by an optional n- type well region (40) for those devices which require a different substrate bias voltage between the peripheral transistor section (14) and the memory array section (16).

摘要翻译： 动态随机存取存储器件（10）包括三个单独的部分 - 输入/输出部分（12），外围晶体管部分（14）和存储器阵列部分（16），全部形成在p型衬底层 18）。 动态随机存取存储器件（10）可以为每个部分采用单独的衬底偏置电压。 输入/输出部分（12）具有通过n型阱区域（20）与p-型衬底层（18）隔离的p-型区域（22）。 外围晶体管部分（14）具有p型区域（36），其可以通过可选的n型阱区域（40）与p型衬底层（18）隔离，用于那些需要不同衬底偏置的器件 外围晶体管部分（14）和存储器阵列部分（16）之间的电压。

公开(公告)号：US06960499B2

公开(公告)日：2005-11-01

申请号：US10866469

申请日：2004-06-14

申请人： Mahalingam Nandakumar ,  Karthik Vasanth ,  Ih-Chin Chen

发明人： Mahalingam Nandakumar ,  Karthik Vasanth ,  Ih-Chin Chen

IPC分类号： H01L21/265 ,  H01L29/10 ,  H01L21/336

CPC分类号： H01L21/2652 ,  H01L21/2658 ,  H01L29/1033

摘要： A field effect transistor with a dual-counterdoped channel is disclosed. The transistor features a channel comprising a first doped region (28) and a second doped region (26) underlying the first doped region. A source and drain (32) are formed adjacent to the channel. In one embodiment of the present invention, the first doped region (28) is doped with arsenic, while the second doped region (26) is doped with phosphorus. The high charge-carrier mobility of the subsurface channel layer (28) allowing a lower channel dopant concentration to be used, which in turn allows lower source/drain pocket doping. This reduces the capacitance and response time of the transistor.

摘要翻译： 公开了一种具有双重反向通道的场效应晶体管。 晶体管具有包括第一掺杂区域（28）和位于第一掺杂区域下方的第二掺杂区域（26）的沟道。 源极和漏极（32）形成在与沟道相邻的位置。 在本发明的一个实施例中，第一掺杂区域（28）掺杂有砷，而第二掺杂区域（26）掺杂有磷。 地下通道层（28）的高电荷载流子迁移率允许使用较低的沟道掺杂剂浓度，这又允许较低的源极/漏极口袋掺杂。 这降低了晶体管的电容和响应时间。

公开(公告)号：US06835622B2

公开(公告)日：2004-12-28

申请号：US10161837

申请日：2002-06-04

申请人： Ling-Yen Yeh ,  Jyh-Chyurn Guo ,  Ih-Chin Chen

发明人： Ling-Yen Yeh ,  Jyh-Chyurn Guo ,  Ih-Chin Chen

IPC分类号： H01L218234

CPC分类号： H01L21/823462

摘要： Within a semiconductor fabrication and a method for fabricating the semiconductor fabrication there is provided a series of field effect devices having in a first instance an optional pair of different gate dielectric layer thicknesses, and in a second instance different dopant distribution profiles with respect to a pair of gate electrodes formed upon a pair of gate dielectric layers of a single thickness. The method provides the semiconductor fabrication with multiple gate dielectric layer thicknesses, actual and effective, with enhanced manufacturability and reliability.

摘要翻译： 在半导体制造和制造半导体制造的方法中，提供了一系列场效应器件，其首先具有可选的一对不同的栅极介电层厚度，并且在第二种情况下，相对于一对具有不同的掺杂剂分布特性 的栅电极形成在单个厚度的一对栅介质层上。 该方法提供具有实际和有效的多个栅介质层厚度的半导体制造，具有增强的可制造性和可靠性。