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    Method and apparatus for address taken refinement using control flow information
    1.
    发明授权
    Method and apparatus for address taken refinement using control flow information 失效
    使用控制流信息进行地址改善的方法和装置

    公开(公告)号：US08056066B2

    公开(公告)日：2011-11-08

    申请号：US11843369

    申请日：2007-08-22

    申请人： Edwin Chan ,  Raul E. Silvera

    发明人： Edwin Chan ,  Raul E. Silvera

    IPC分类号： G06F9/45

    CPC分类号： G06F8/434

    摘要： A computer implemented method, apparatus, and computer program product for obtaining aliasing information for a target variable in a computer program. A control flow graph representing the computer program is partitioned into an taken address portion that includes all reachable nodes in which an address of the target variable is taken and an untaken address portion that includes all other reachable nodes. All references to the target variable are replaced with a temporary variable in the untaken address portion. The target variable is initialized with the value from the temporary variable at each intermediary node in a set of intermediary nodes in the taken address portion. An intermediary node is a node at which an address of a target variable is taken. The aliasing information for the target variable is generated using the modified computer program.

    摘要翻译： 一种用于在计算机程序中获得目标变量的混叠信息的计算机实现的方法，装置和计算机程序产品。 表示计算机程序的控制流程图被划分成一个取得的地址部分，该部分包括其中取得目标变量的地址的所有可到达节点以及包含所有其他可到达节点的未被捕获的地址部分。 所有对目标变量的引用将被替换为未被捕获的地址部分中的临时变量。 目标变量用被采取的地址部分中的一组中间节点中的每个中间节点处的临时变量的值初始化。 中间节点是采用目标变量的地址的节点。 使用修改的计算机程序生成目标变量的混叠信息。

    METHOD AND APPARATUS FOR ADDRESS TAKEN REFINEMENT USING CONTROL FLOW INFORMATION
    2.
    发明申请
    METHOD AND APPARATUS FOR ADDRESS TAKEN REFINEMENT USING CONTROL FLOW INFORMATION 失效
    使用控制流量信息进行地址修改的方法和装置

    公开(公告)号：US20090055798A1

    公开(公告)日：2009-02-26

    申请号：US11843369

    申请日：2007-08-22

    申请人： Edwin Chan ,  Raul E. Silvera

    发明人： Edwin Chan ,  Raul E. Silvera

    IPC分类号： G06F9/44

    CPC分类号： G06F8/434

    摘要： A computer implemented method, apparatus, and computer program product for obtaining aliasing information for a target variable in a computer program. A control flow graph representing the computer program is partitioned into an taken address portion that includes all reachable nodes in which an address of the target variable is taken and an untaken address portion that includes all other reachable nodes. All references to the target variable are replaced with a temporary variable in the untaken address portion. The target variable is initialized with the value from the temporary variable at each intermediary node in a set of intermediary nodes in the taken address portion. An intermediary node is a node at which an address of a target variable is taken. The aliasing information for the target variable is generated using the modified computer program.

    摘要翻译： 一种用于在计算机程序中获得目标变量的混叠信息的计算机实现的方法，装置和计算机程序产品。 表示计算机程序的控制流程图被划分成一个取得的地址部分，该部分包括其中取得目标变量的地址的所有可到达节点以及包含所有其他可到达节点的未被捕获的地址部分。 所有对目标变量的引用将被替换为未被捕获的地址部分中的临时变量。 目标变量用被采取的地址部分中的一组中间节点中的每个中间节点处的临时变量的值初始化。 中间节点是采用目标变量的地址的节点。 使用修改的计算机程序生成目标变量的混叠信息。

    Architecture cloning for power PC processors
    3.
    发明授权
    Architecture cloning for power PC processors 失效
    电源PC处理器的架构克隆

    公开(公告)号：US08117604B2

    公开(公告)日：2012-02-14

    申请号：US11461278

    申请日：2006-07-31

    申请人： Roch G. Archambault ,  Edwin Chan ,  Raul E. Silvera

    发明人： Roch G. Archambault ,  Edwin Chan ,  Raul E. Silvera

    IPC分类号： G06F9/45

    CPC分类号： G06F8/443 ,  G06F8/447

    摘要： A method for implementing architecture cloning including: constructing a program call graph in a link phase of interprocedural analysis to model calling relationships between one or more procedures in a program; analyzing the program call graph to obtain information about the program; analyzing the program to identify the one or more procedures subject to architecture cloning; determining feasibility of architecture cloning; marking the one or more procedures in the program suitable for architecture cloning; naming the one or more procedures in the program suitable for architecture cloning; inserting a runtime routine call at an entry point of the program; invoking architecture cloning when one or more candidate procedures are identified during procedure cloning; providing a user with an interface for specifying multiple architecture targets to the compiler; and enabling the compiler to generate architectural specific instructions optimized for each of the multiple architecture targets.

    摘要翻译： 一种用于实现架构克隆的方法，包括：在程序间分析的链接阶段中构建程序调用图，以模拟程序中的一个或多个过程之间的调用关系; 分析程序调用图以获取有关程序的信息; 分析程序以识别一个或多个进行架构克隆的过程; 确定建筑克隆的可行性; 标记适合建筑克隆的程序中的一个或多个程序; 命名适用于架构克隆的程序中的一个或多个程序; 在程序的入口点插入运行时程序调用; 在程序克隆过程中识别出一个或多个候选程序时调用架构克隆; 向用户提供用于向编译器指定多个架构目标的接口; 并使编译器能够生成针对多个架构目标中的每一个优化的架构特定指令。

    Architecture Cloning For Power PC Processors
    4.
    发明申请
    Architecture Cloning For Power PC Processors 失效
    电源处理器的架构克隆

    公开(公告)号：US20080028383A1

    公开(公告)日：2008-01-31

    申请号：US11461278

    申请日：2006-07-31

    申请人： Roch G. Archambault ,  Edwin Chan ,  Raul E. Silvera

    发明人： Roch G. Archambault ,  Edwin Chan ,  Raul E. Silvera

    IPC分类号： G06F9/45

    CPC分类号： G06F8/443 ,  G06F8/447

    摘要： A method for implementing architecture cloning including: constructing a program call graph in a link phase of interprocedural analysis to model calling relationships between one or more procedures in a program; analyzing the program call graph to obtain information about the program; analyzing the program to identify the one or more procedures subject to architecture cloning; determining feasibility of architecture cloning; marking the one or more procedures in the program suitable for architecture cloning; naming the one or more procedures in the program suitable for architecture cloning; inserting a runtime routine call at an entry point of the program; invoking architecture cloning when one or more candidate procedures are identified during procedure cloning; providing a user with an interface for specifying multiple architecture targets to the compiler; and enabling the compiler to generate architectural specific instructions optimized for each of the multiple architecture targets.

    摘要翻译： 一种用于实现架构克隆的方法，包括：在程序间分析的链接阶段中构建程序调用图，以模拟程序中的一个或多个过程之间的调用关系; 分析程序调用图以获取有关程序的信息; 分析程序以识别一个或多个进行架构克隆的过程; 确定建筑克隆的可行性; 标记适合建筑克隆的程序中的一个或多个程序; 命名适用于架构克隆的程序中的一个或多个程序; 在程序的入口点插入运行时程序调用; 在程序克隆过程中识别出一个或多个候选程序时调用架构克隆; 向用户提供用于向编译器指定多个架构目标的接口; 并使编译器能够生成针对多个架构目标中的每一个优化的架构特定指令。

    Intervertebral implant
    6.
    发明授权
    Intervertebral implant 有权
    椎间植入物

    公开(公告)号：US08617244B2

    公开(公告)日：2013-12-31

    申请号：US12817550

    申请日：2010-06-17

    申请人： Marc Reichen ,  Thomas Kueenzi ,  Edwin Chan

    发明人： Marc Reichen ,  Thomas Kueenzi ,  Edwin Chan

    IPC分类号： A61F2/44

    CPC分类号： A61F2/4455 ,  A61F2/28 ,  A61F2/30965 ,  A61F2002/2835 ,  A61F2002/30883 ,  A61F2002/30884 ,  A61F2002/30892 ,  A61F2310/00017 ,  A61F2310/00023 ,  A61F2310/00041 ,  A61F2310/00131 ,  A61F2310/00179 ,  A61F2310/00359

    摘要： An intervertebral implant that is configured to be inserted into an intervertebral space along a direction of insertion is provided. The intervertebral space is defined by a superior vertebral body and an inferior vertebral body that are opposed in a transverse direction. The intervertebral implant may include a body and a first keel. The body may have first and second opposing outer surfaces that are each configured to engage one of the superior and inferior vertebral bodies. The first keel may extend out from the first outer surface in an outward direction and may define a lateral width that increases with respect to an outward direction along the first keel such that an outer portion of the first keel is wider than an inner portion of the first keel. The lateral width may be substantially transverse to the insertion direction and the outward direction.

    摘要翻译： 提供了构造成沿着插入方向插入到椎间空间中的椎间植入物。 椎间隙由横向相对的上椎体和下椎体构成。 椎间植入物可以包括主体和第一龙骨。 主体可以具有第一和第二相对的外表面，每个外表面被构造成接合上下椎体之一。 第一龙骨可以沿向外的方向从第一外表面延伸出来并且可以限定相对于沿着第一龙骨的向外方向增加的横向宽度，使得第一龙骨的外部部分比第一龙骨的内部部分宽 第一龙骨 横向宽度可以基本上横向于插入方向和向外的方向。

    BROKERING MOBILE WEB SERVICES
    8.
    发明申请
    BROKERING MOBILE WEB SERVICES 有权
    经营手机网络服务

    公开(公告)号：US20090287766A1

    公开(公告)日：2009-11-19

    申请号：US12121077

    申请日：2008-05-15

    申请人： Edwin Chan ,  Paul Ward

    发明人： Edwin Chan ,  Paul Ward

    IPC分类号： G06F15/16

    CPC分类号： H04L67/16 ,  G06Q30/0217 ,  G06Q30/0218 ,  G06Q30/0223 ,  G06Q30/0224 ,  H04L67/02 ,  H04L67/322

    摘要： The invention provides a novel mobile web services discovery method that is capable of fulfilling the requirements from both the clients and providers. It allows the provider to balance the cost/performance ratios and utilize the network bandwidth more effectively, while also attaining the quality levels expected by the client.

    摘要翻译： 本发明提供了一种能够满足来自客户端和提供商的要求的新颖的移动web服务发现方法。 它允许提供商平衡成本/性能比，更有效地利用网络带宽，同时达到客户预期的质量水平。

    Bandgap reference circuit for improved start-up
    9.
    发明授权
    Bandgap reference circuit for improved start-up 有权
    带隙参考电路，用于改进启动

    公开(公告)号：US06710641B1

    公开(公告)日：2004-03-23

    申请号：US10308420

    申请日：2002-12-02

    申请人： Quan Yu ,  Edwin Chan

    发明人： Quan Yu ,  Edwin Chan

    IPC分类号： G05F110

    CPC分类号： G05F3/30 ,  G05F3/267

    摘要： A bandgap reference circuit that operates with a voltage supply that can be less than 1 volt and that has one stable, non-zero current operating point. The core has a current generator embedded within it and includes one operational amplifier that provides a self-regulated voltage for several transistors used in the circuit.

    摘要翻译： 带隙参考电路，其工作电压可以小于1伏，并具有一个稳定的非零电流工作点。 内核具有嵌入其中的电流发生器，并且包括一个运算放大器，为电路中使用的多个晶体管提供自调节电压。

    Low voltage, high speed CMOS CML latch and MUX devices
    10.
    发明授权
    Low voltage, high speed CMOS CML latch and MUX devices 有权
    低电压，高速CMOS CML锁存器和MUX器件

    公开(公告)号：US06614291B1

    公开(公告)日：2003-09-02

    申请号：US09881950

    申请日：2001-06-15

    申请人： Ji Zhao ,  Kochung Lee ,  Edwin Chan

    发明人： Ji Zhao ,  Kochung Lee ,  Edwin Chan

    IPC分类号： H03K1762

    CPC分类号： H03K3/356043 ,  H03K3/012 ,  H03K17/04106 ,  H03K17/693 ,  H03K2217/0036

    摘要： A signal multiplexer system and a signal latch system for low voltage (Vdd≈1.2 volts) and high speed transitions between states. A dc signal isolation circuit, inserted between a clock signal circuit and a signal input/output circuit, allows use of a two-transistor-layer vertical structure that provides adequate headroom voltage (about 0.3-0.4 volts, or larger) for high speed transistor response.

    摘要翻译： 用于低电压（Vdd≈1.2伏）和状态之间的高速转换的信号复用器系统和信号锁存系统。 插入在时钟信号电路和信号输入/输出电路之间的直流信号隔离电路允许使用双晶体管层垂直结构，为高速晶体管提供足够的净空电压（约0.3-0.4伏或更大） 响应。