公开(公告)号：US20100277980A1

公开(公告)日：2010-11-04

申请号：US12837595

申请日：2010-07-16

申请人： Noboru SHIBATA ,  Tomoharu TANAKA

发明人： Noboru SHIBATA ,  Tomoharu TANAKA

IPC分类号： G11C16/04

CPC分类号： G11C16/3427 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5646 ,  G11C2211/5648 ,  G11C2216/14

摘要： Data storage circuits are connected to the bit lines in a one-to-one correspondence. A write circuit writes the data on a first page into a plurality of first memory cells selected simultaneously by a word line. Thereafter, the write circuit writes the data on a second page into the plurality of first memory cell. Then, the write circuit writes the data on the first and second pages into second memory cells adjoining the first memory cells in the bit line direction.

摘要翻译： 数据存储电路以一一对应的方式连接到位线。 写电路将第一页上的数据写入由字线同时选择的多个第一存储单元。 此后，写电路将第二页上的数据写入多个第一存储单元。 然后，写入电路将第一和第二页面上的数据写入与位线方向相邻的第一存储单元的第二存储单元。

公开(公告)号：US20130039126A1

公开(公告)日：2013-02-14

申请号：US13648778

申请日：2012-10-10

申请人： Noboru SHIBATA ,  Tomoharu Tanaka

发明人： Noboru SHIBATA ,  Tomoharu Tanaka

IPC分类号： G11C16/10

CPC分类号： G11C16/3427 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5646 ,  G11C2211/5648 ,  G11C2216/14

摘要： Data storage circuits are connected to the bit lines in a one-to-one correspondence. A write circuit writes the data on a first page into a plurality of 5 first memory cells selected simultaneously by a word line. Thereafter, the write circuit writes the data on a second page into the plurality of first memory cell. Then, the write circuit writes the data on the first and second pages into second memory cells adjoining 10 the first memory cells in the bit line direction.

公开(公告)号：US20090323416A1

公开(公告)日：2009-12-31

申请号：US12551936

申请日：2009-09-01

申请人： Ken TAKEUCHI ,  Tomoharu TANAKA ,  Noboru SHIBATA

发明人： Ken TAKEUCHI ,  Tomoharu TANAKA ,  Noboru SHIBATA

IPC分类号： G11C16/04 ,  G11C8/10 ,  G11C8/00

CPC分类号： G11C16/3418 ,  G11C7/1051 ,  G11C11/5621 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/12 ,  G11C16/24 ,  G11C16/3431 ,  G11C16/3445 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5642 ,  G11C2211/5643 ,  G11C2211/5649 ,  G11C2211/565 ,  G11C2216/14

摘要： Data having three values or more is stored in a memory cell in a nonvolatile manner. A data circuit has a plurality of storage circuits. One of the plurality of storage circuits is a latch circuit. Another one of the plurality of storage circuits is a capacitor. The latch circuit and the capacitor function to temporarily store program/read data having two bits or more. Data held by the capacitor is refreshed using the latch circuit if data variation due to leakage causes a program. As a result, the data circuit does not become large in size even if multi-level data is used.

摘要翻译： 具有三个以上值的数据以非易失性方式存储在存储单元中。 数据电路具有多个存储电路。 多个存储电路中的一个是锁存电路。 多个存储电路中的另一个是电容器。 锁存电路和电容器用于临时存储具有两位或更多位的程序/读数据。 如果由于泄漏引起的数据变化导致程序，则使用锁存电路来刷新由电容器保持的数据。 结果，即使使用多级数据，数据电路也不会变大。

公开(公告)号：US20110242890A1

公开(公告)日：2011-10-06

申请号：US13158508

申请日：2011-06-13

申请人： Noboru SHIBATA ,  Tomoharu Tanaka

发明人： Noboru SHIBATA ,  Tomoharu Tanaka

IPC分类号： G11C16/04 ,  G11C16/10

CPC分类号： G11C16/3427 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5646 ,  G11C2211/5648 ,  G11C2216/14

摘要： Data storage circuits are connected to the bit lines in a one-to-one correspondence. A write circuit writes the data on a first page into a plurality of 5 first memory cells selected simultaneously by a word line. Thereafter, the write circuit writes the data on a second page into the plurality of first memory cell. Then, the write circuit writes the data on the first and second pages into second memory cells adjoining 10 the first memory cells in the bit line direction.

摘要翻译： 数据存储电路以一一对应的方式连接到位线。 写入电路将第一页上的数据写入由字线同时选择的多个5个第一存储单元。 此后，写电路将第二页上的数据写入多个第一存储单元。 然后，写入电路将第一和第二页上的数据写入与位线方向上的第一存储单元相邻的第二存储单元。

公开(公告)号：US20110096598A1

公开(公告)日：2011-04-28

申请号：US12975178

申请日：2010-12-21

申请人： Ken TAKEUCHI ,  Tomoharu TANAKA ,  Noboru SHIBATA

发明人： Ken TAKEUCHI ,  Tomoharu TANAKA ,  Noboru SHIBATA

IPC分类号： G11C16/04 ,  G11C16/10

CPC分类号： G11C16/3418 ,  G11C7/1051 ,  G11C11/5621 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/12 ,  G11C16/24 ,  G11C16/3431 ,  G11C16/3445 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5642 ,  G11C2211/5643 ,  G11C2211/5649 ,  G11C2211/565 ,  G11C2216/14

摘要： Data having three values or more is stored in a memory cell in a nonvolatile manner. A data circuit has a plurality of storage circuits. One of the plurality of storage circuits is a latch circuit. Another one of the plurality of storage circuits is a capacitor. The latch circuit and the capacitor function to temporarily store program/read data having two bits or more. Data held by the capacitor is refreshed using the latch circuit if data variation due to leakage causes a program. As a result, the data circuit does not become large in size even if multi-level data is used.

摘要翻译： 具有三个以上值的数据以非易失性方式存储在存储单元中。 数据电路具有多个存储电路。 多个存储电路中的一个是锁存电路。 多个存储电路中的另一个是电容器。 锁存电路和电容器用于临时存储具有两位或更多位的程序/读数据。 如果由于泄漏引起的数据变化导致程序，则使用锁存电路来刷新由电容器保持的数据。 结果，即使使用多级数据，数据电路也不会变大。

公开(公告)号：US20090168515A1

公开(公告)日：2009-07-02

申请号：US12365039

申请日：2009-02-03

申请人： Noboru SHIBATA ,  Tomoharu TANAKA

发明人： Noboru SHIBATA ,  Tomoharu TANAKA

IPC分类号： G11C16/00 ,  G11C16/06

CPC分类号： G11C16/3427 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5646 ,  G11C2211/5648 ,  G11C2216/14

摘要： Data storage circuits are connected to the bit lines in a one-to-one correspondence. A write circuit writes the data on a first page into a plurality of first memory cells selected simultaneously by a word line. Thereafter, the write circuit writes the data on a second page into the plurality of first memory cell. Then, the write circuit writes the data on the first and second pages into second memory cells adjoining the first memory cells in the bit line direction.

摘要翻译： 数据存储电路以一一对应的方式连接到位线。 写电路将第一页上的数据写入由字线同时选择的多个第一存储单元。 此后，写电路将第二页上的数据写入多个第一存储单元。 然后，写入电路将第一和第二页面上的数据写入与位线方向相邻的第一存储单元的第二存储单元。

公开(公告)号：US20090164712A1

公开(公告)日：2009-06-25

申请号：US12371659

申请日：2009-02-16

申请人： Tomoharu TANAKA ,  Noboru SHIBATA ,  Toru TANZAWA

发明人： Tomoharu TANAKA ,  Noboru SHIBATA ,  Toru TANZAWA

IPC分类号： G06F12/02 ,  G06F12/00 ,  G06F11/16

CPC分类号： G06F11/10 ,  G06F11/1008 ,  G06F11/1068 ,  G06F11/1072 ,  G11C7/1006 ,  G11C16/0483 ,  G11C16/10 ,  G11C2029/0411 ,  G11C2207/104

摘要： A flash memory includes a memory sector, a command interface, a first signal buffer, a control signal generation circuit, a data input buffer, an error correction circuit, an address buffer, an address signal generation circuit, a plurality of data memory circuits, and write circuit. The command interface receives a write data input instruction from an external device to generate a write data input instruction signal, and receives a write instruction from the external device to generate a write instruction signal. The error correction circuit is activated by the write data input instruction signal to receive the write data in synchronization with the write enable signal, and is activated by the write instruction signal to generate a check data for an error correction in synchronization with the control signal.

摘要翻译： 闪速存储器包括存储器扇区，命令接口，第一信号缓冲器，控制信号生成电路，数据输入缓冲器，纠错电路，地址缓冲器，地址信号生成电路，多个数据存储电路， 和写电路。 命令接口从外部设备接收写入数据输入指令，生成写入数据输入指令信号，并从外部设备接收写入指令，生成写入指令信号。 误差校正电路由写数据输入指令信号激活，以与写使能信​​号同步地接收写入数据，并由写指令信号激活，以产生与控制信号同步的纠错校验数据。

公开(公告)号：US20080084741A1

公开(公告)日：2008-04-10

申请号：US11949649

申请日：2007-12-03

申请人： Noboru SHIBATA ,  Tomoharu TANAKA

发明人： Noboru SHIBATA ,  Tomoharu TANAKA

IPC分类号： G11C16/04

CPC分类号： G11C16/3427 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5646 ,  G11C2211/5648 ,  G11C2216/14

摘要： Data storage circuits are connected to the bit lines in a one-to-one correspondence. A write circuit writes the data on a first page into a plurality of first memory cells selected simultaneously by a word line. Thereafter, the write circuit writes the data on a second page into the plurality of first memory cell. Then, the write circuit writes the data on the first and second pages into second memory cells adjoining the first memory cells in the bit line direction.

公开(公告)号：US20070016723A1

公开(公告)日：2007-01-18

申请号：US11469279

申请日：2006-08-31

申请人： Noboru SHIBATA ,  Tomoharu Tanaka

发明人： Noboru SHIBATA ,  Tomoharu Tanaka

IPC分类号： G11C16/04 ,  G06F12/00 ,  G06F13/28 ,  G11C11/34 ,  G06F13/00 ,  G06F9/34 ,  G06F9/26

CPC分类号： G11C16/3427 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3459 ,  G11C2211/5621 ,  G11C2211/5646 ,  G11C2211/5648 ,  G11C2216/14

摘要： Data storage circuits are connected to the bit lines in a one-to-one correspondence. A write circuit writes the data on a first page into a plurality of first memory cells selected simultaneously by a word line. Thereafter, the write circuit writes the data on a second page into the plurality of first memory cell. Then, the write circuit writes the data on the first and second pages into second memory cells adjoining the first memory cells in the bit line direction.

摘要翻译： 数据存储电路以一一对应的方式连接到位线。 写电路将第一页上的数据写入由字线同时选择的多个第一存储单元。 此后，写电路将第二页上的数据写入多个第一存储单元。 然后，写入电路将第一和第二页面上的数据写入与位线方向相邻的第一存储单元的第二存储单元。

公开(公告)号：US20070223277A1

公开(公告)日：2007-09-27

申请号：US11747225

申请日：2007-05-10

申请人： Tomoharu TANAKA ,  Noboru SHIBATA ,  Toru TANZAWA

发明人： Tomoharu TANAKA ,  Noboru SHIBATA ,  Toru TANZAWA

IPC分类号： G11C16/06

CPC分类号： G06F11/10 ,  G06F11/1008 ,  G06F11/1068 ,  G06F11/1072 ,  G11C7/1006 ,  G11C16/0483 ,  G11C16/10 ,  G11C2029/0411 ,  G11C2207/104

摘要： A flash memory includes a memory sector, a command interface, a first signal buffer, a control signal generation circuit, a data input buffer, an error correction circuit, an address buffer, an address signal generation circuit, a plurality of data memory circuits, and write circuit. The command interface receives a write data input instruction from an external device to generate a write data input instruction signal, and receives a write instruction from the external device to generate a write instruction signal. The error correction circuit is activated by the write data input instruction signal to receive the write data in synchronization with the write enable signal, and is activated by the write instruction signal to generate a check data for an error correction in synchronization with the control signal.

摘要翻译： 闪速存储器包括存储器扇区，命令接口，第一信号缓冲器，控制信号生成电路，数据输入缓冲器，纠错电路，地址缓冲器，地址信号生成电路，多个数据存储电路， 和写电路。 命令接口从外部设备接收写入数据输入指令，生成写入数据输入指令信号，并从外部设备接收写入指令，生成写入指令信号。 误差校正电路由写数据输入指令信号激活，以与写使能信​​号同步地接收写入数据，并由写指令信号激活，以产生与控制信号同步的纠错校验数据。