公开(公告)号：US20140195580A1

公开(公告)日：2014-07-10

申请号：US13977257

申请日：2011-12-30

申请人： Cristina S. Anderson ,  Bret L. Toll ,  Robert Valentine ,  Simon Rubanovich ,  Amit Gradsieien

发明人： Cristina S. Anderson ,  Bret L. Toll ,  Robert Valentine ,  Simon Rubanovich ,  Amit Gradsieien

IPC分类号： G06F7/483

CPC分类号： G06F9/3001 ,  G06F7/483 ,  G06F7/49947 ,  G06F9/30014 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3013

摘要： A method of an aspect includes receiving a floating point round-off amount determination instruction. The instruction indicates a source of one or more floating point data elements, indicates a number of fraction bits after a radix point, and indicates a destination storage location. A result including one or more result floating point data elements is stored in the destination storage location in response to the floating point round-off amount determination instruction. Each of the one or more result floating point data elements includes a difference between a corresponding floating point data element of the source in a corresponding position, and a rounded version of the corresponding floating point data element of the source that has been rounded to the indicated number of the fraction bits. Other methods, apparatus, systems, and instructions are disclosed.

摘要翻译： 一种方面的方法包括接收浮点舍入量确定指令。 该指令指示一个或多个浮点数据元素的源，指示小数点之后的小数位数，并指示目的地存储位置。 包括一个或多个结果浮点数据元素的结果响应于浮点舍入量确定指令被存储在目的地存储位置中。 一个或多个结果浮点数据元素中的每一个包括相应位置的源的相应浮点数据元素与已被舍入到指示的源的相应浮点数据元素的舍入版本之间的差 小数位数。 公开了其它方法，装置，系统和指令。

公开(公告)号：US08694758B2

公开(公告)日：2014-04-08

申请号：US11965667

申请日：2007-12-27

申请人： Doron Orenstien ,  Zeev Sperber ,  Robert Valentine ,  Benny Eitan

发明人： Doron Orenstien ,  Zeev Sperber ,  Robert Valentine ,  Benny Eitan

IPC分类号： G06F9/34

CPC分类号： G06F9/30043 ,  G06F9/30036 ,  G06F9/30112 ,  G06F9/30181 ,  G06F9/3824 ,  G06F9/3885

摘要： When legacy instructions, that can only operate on smaller registers, are mixed with new instructions in a processor with larger registers, special handling and architecture are used to prevent the legacy instructions from causing problems with the data in the upper portion of the registers, i.e., the portion that they cannot directly access. In some embodiments, the upper portion of the registers are saved to temporary storage while the legacy instructions are operating, and restored to the upper portion of the registers when the new instructions are operating. A special instruction may also be used to disable this save/restore operation if the new instruction are not going to use the upper part of the registers.

摘要翻译： 当只能在较小寄存器上运行的传统指令与具有较大寄存器的处理器中的新指令混合时，使用特殊处理和架构来防止遗留指令在寄存器上部的数据引起问题，即 ，他们不能直接访问的部分。 在一些实施例中，当旧指令正在操作时，寄存器的上部保存到临时存储器中，并且当新指令正在操作时将寄存器的上部部分恢复到寄存器的上部。 如果新指令不会使用寄存器的上半部分，也可以使用特殊指令禁用此保存/恢复操作。

公开(公告)号：US09626333B2

公开(公告)日：2017-04-18

申请号：US13977727

申请日：2012-06-02

申请人： Zeev Sperber ,  Robert Valentine ,  Shlomo Raikin ,  Stanislav Shwartsman ,  Gal Ofir ,  Igor Yanover ,  Guy Patkin ,  Levy Ofer

发明人： Zeev Sperber ,  Robert Valentine ,  Shlomo Raikin ,  Stanislav Shwartsman ,  Gal Ofir ,  Igor Yanover ,  Guy Patkin ,  Levy Ofer

IPC分类号： G06F9/00 ,  G06F15/78 ,  G06F9/30 ,  G06F9/345 ,  G06F9/38

CPC分类号： G06F15/7839 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30145 ,  G06F9/345 ,  G06F9/3808 ,  G06F9/383

摘要： Methods and apparatus are disclosed using an index array and finite state machine for scatter/gather operations. Embodiment of apparatus may comprise: decode logic to decode scatter/gather instructions and generate micro-operations. An index array holds a set of indices and a corresponding set of mask elements. A finite state machine facilitates the scatter operation. Address generation logic generates an address from an index of the set of indices for at least each of the corresponding mask elements having a first value. Storage is allocated in a buffer for each of the set of addresses being generated. Data elements corresponding to the set of addresses being generated are copied to the buffer. Addresses from the set are accessed to store data elements if a corresponding mask element has said first value and the mask element is changed to a second value responsive to completion of their respective stores.

公开(公告)号：US08078836B2

公开(公告)日：2011-12-13

申请号：US11967211

申请日：2007-12-30

申请人： Zeev Sperber ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

发明人： Zeev Sperber ,  Robert Valentine ,  Benny Eitan ,  Doron Orenstein

IPC分类号： G06F15/16

CPC分类号： G06F9/30032 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3887

摘要： In-lane vector shuffle operations are described. In one embodiment a shuffle instruction specifies a field of per-lane control bits, a source operand and a destination operand, these operands having corresponding lanes, each lane divided into corresponding portions of multiple data elements. Sets of data elements are selected from corresponding portions of every lane of the source operand according to per-lane control bits. Elements of these sets are copied to specified fields in corresponding portions of every lane of the destination operand. Another embodiment of the shuffle instruction also specifies a second source operand, all operands having corresponding lanes divided into multiple data elements. A set selected according to per-lane control bits contains data elements from every lane portion of a first source operand and data elements from every corresponding lane portion of the second source operand. Set elements are copied to specified fields in every lane of the destination operand.

摘要翻译： 描述车道内向量随机操作。 在一个实施例中，混洗指令指定每通道控制位，源操作数和目的地操作数的字段，这些操作数具有相应的通道，每个通道被划分为多个数据元素的相应部分。 根据每通道控制位，从源操作数的每个通道的相应部分中选择数据元素的集合。 这些集合的元素被复制到目标操作数的每个通道的相应部分中的指定字段。 混洗指令的另一实施例还指定第二源操作数，所有操作数具有被划分为多个数据元素的相应通道。 根据每通道控制位选择的集合包含来自第一源操作数的每个通道部分的数据元素和来自第二源操作数的每个对应通道部分的数据元素。 将元素复制到目标操作数的每个通道中的指定字段。

公开(公告)号：US07882325B2

公开(公告)日：2011-02-01

申请号：US11963295

申请日：2007-12-21

申请人： Zeev Sperber ,  Robert Valentine ,  Ehud Cohen ,  Doron Orenstien ,  Benny Eitan

发明人： Zeev Sperber ,  Robert Valentine ,  Ehud Cohen ,  Doron Orenstien ,  Benny Eitan

IPC分类号： G06F12/04

CPC分类号： G06F9/30043 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/3806 ,  G06F9/3808 ,  G06F9/3834 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3875 ,  G06F9/3887

摘要： A single micro-instruction to perform either an N-bit or a 2N-bit load is provided. A microprocessor having an N-bit load port performs either an N-bit load or a 2N-bit load in a single cycle with the same micro-instruction being used for both the N-bit and the 2N-bit load.

摘要翻译： 提供执行N位或2N位负载的单个微指令。 具有N位负载端口的微处理器在单个周期中执行N位负载或2N位负载，同时使用相同的微指令用于N位和2N位负载。

公开(公告)号：US07451294B2

公开(公告)日：2008-11-11

申请号：US10631629

申请日：2003-07-30

申请人： Zeev Sperber ,  Yuval Bustan ,  Robert Valentine

发明人： Zeev Sperber ,  Yuval Bustan ,  Robert Valentine

IPC分类号： G06F9/30

CPC分类号： G06F9/30036 ,  G06F9/3017 ,  G06F9/3824 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857

摘要： A method and apparatus for a two micro-operation flow using source override. In one embodiment, the method includes the identification of a macro-instruction having one or more streaming single instruction multiple data extension type operands. Once received, the macro-instruction is decoded into a first micro-operation (uOP) and a second uOP. Once decoded, a signal is asserted to disable source operand override logic if the first micro-operation updates a logical destination register that matches a logical source register of the micro-operation. Otherwise, the mutual source override is active and executed by a register alias table (RAT) when uOP with matching logic source and destination register are detected in a same clock cycle. In doing so, macro-instructions having 128-bit operands may be processed using, for example, two uOPs (one for the lower half and one for the upper half) in a 64-bit implementation, while preserving the atomicity of the original instruction.

摘要翻译： 一种使用源超控的两个微操作流的方法和装置。 在一个实施例中，该方法包括识别具有一个或多个流单个指令多个数据扩展类型操作数的宏指令。 一旦接收到，宏指令被解码成第一微操作（uop）和第二uop。 一旦被解码，如果第一微操作更新与微操作的逻辑源寄存器匹配的逻辑目标寄存器，则信号被断言以禁用源操作数覆盖逻辑。 否则，当在相同的时钟周期中检测到具有匹配逻辑源和目标寄存器的UOP时，互源替代是激活的并由寄存器别名表（RAT）执行。 这样，具有128位操作数的宏指令可以在64位实现中使用例如两个uOP（一个用于下半部分，一个用于上半部分）来处理，同时保持原始指令的原子性 。

公开(公告)号：US07206921B2

公开(公告)日：2007-04-17

申请号：US10407468

申请日：2003-04-07

申请人： Zeev Sperber ,  Robert Valentine ,  Simcha Gochman

发明人： Zeev Sperber ,  Robert Valentine ,  Simcha Gochman

IPC分类号： G06F9/30

CPC分类号： G06F9/3017 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3885

摘要： A processor may include an instruction decoder to decode macroinstructions into micro-operations. In some embodiments, the instruction decoder may include a first decoder and a second decoder. The first decoder may decode a macroinstruction having SSE data type operands into a laminated micro-operation, and may generate unlamination information for the laminated micro-operation. The second decoder may generate from the laminated micro-operation and the unlamination information two or more micro-operations, where operands of the two or more micro-operations each correspond to a half of one of the SSE operands of the macroinstruction.

摘要翻译： 处理器可以包括用于将宏指令解码为微操作的指令解码器。 在一些实施例中，指令解码器可以包括第一解码器和第二解码器。 第一解码器可以将具有SSE数据类型操作数的宏指令解码为层叠微操作，并且可以生成层叠微操作的未分层信息。 第二解码器可以从层叠微操作和非分层信息生成两个或多个微操作，其中两个或多个微操作的操作数分别对应于宏指令的一个SSE操作数中的一个。

公开(公告)号：US20070038844A1

公开(公告)日：2007-02-15

申请号：US11200777

申请日：2005-08-09

申请人： Robert Valentine ,  Ittai Anati ,  Zeev Sperber ,  Ido Oziel ,  Gregory Pribush ,  Amir Leibovitz

发明人： Robert Valentine ,  Ittai Anati ,  Zeev Sperber ,  Ido Oziel ,  Gregory Pribush ,  Amir Leibovitz

IPC分类号： G06F9/30

CPC分类号： G06F9/3853 ,  G06F9/3863

摘要： A micro-operation (uop) fusion technique. More particularly, embodiments of the invention relate to a technique to fuse two or more uops originating from two or more instructions.

摘要翻译： 微操作（uop）融合技术。 更具体地说，本发明的实施例涉及一种融合来自两个或更多个指令的两个或更多个uop的技术。

公开(公告)号：US20150261590A1

公开(公告)日：2015-09-17

申请号：US14214910

申请日：2014-03-15

申请人： Zeev Sperber ,  Robert Valentine ,  Offer Levy ,  Michael Mishaeli ,  Gal Ofir

发明人： Zeev Sperber ,  Robert Valentine ,  Offer Levy ,  Michael Mishaeli ,  Gal Ofir

IPC分类号： G06F11/07

CPC分类号： G06F11/079 ,  G06F11/0721 ,  G06F11/073

摘要： In some disclosed embodiments instruction execution logic provides conditional memory fault assist suppression. Some embodiments of processors comprise a decode stage to decode one or more instruction specifying: a set of memory operations, one or more register, and one or more memory address. One or more execution units, responsive to the one or more decoded instruction, generate said one or more memory address for the set of memory operations. Instruction execution logic records one or more fault suppress bits to indicate whether one or more portion of the set of memory operations are masked. Fault generation logic is suppressed from considering a memory fault corresponding to a faulting one of the set of memory operations when said faulting one of the set of memory operations corresponds to a portion of the set of memory operations that is indicated as masked by said one or more fault suppress bits.

摘要翻译： 在一些公开的实施例中，指令执行逻辑提供条件存储器故障辅助抑制。 处理器的一些实施例包括解码级，以对一个或多个指令进行解码，该指令指定：一组存储器操作，一个或多个寄存器和一个或多个存储器地址。 响应于一个或多个解码指令的一个或多个执行单元为该组存储器操作生成所述一个或多个存储器地址。 指令执行逻辑记录一个或多个故障抑制位以指示该组存储器操作中的一个或多个部分被屏蔽。 当所述一组存储器操作中的所述故障之一对应于由所述一组存储器操作屏蔽的所述一组存储器操作的一部分时，故障产生逻辑被抑制为考虑与所述一组存储器操作中的故障的一个存储器操作相对应的存储器故障， 更多的故障抑制位。

公开(公告)号：US20130326160A1

公开(公告)日：2013-12-05

申请号：US13487184

申请日：2012-06-02

申请人： Zeev Sperber ,  Robert Valentine ,  Guv Patkin ,  Stanislav Shwartsman ,  Shlomo Raikin ,  Igor Yanover ,  Gal Ofir

发明人： Zeev Sperber ,  Robert Valentine ,  Guv Patkin ,  Stanislav Shwartsman ,  Shlomo Raikin ,  Igor Yanover ,  Gal Ofir

IPC分类号： G06F12/00

CPC分类号： G06F15/8007 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30145 ,  G06F9/345 ,  G06F9/3887

摘要： Methods and apparatus are disclosed for using an index array and finite state machine for scatter/gather operations. Embodiment of apparatus may comprise: decode logic to decode a scatter/gather instruction and generate a set of micro-operations, and an index array to hold a set of indices and a corresponding set of mask elements. A finite state machine facilitates the gather operation. Address generation logic generates an address from an index of the set of indices for at least each of the corresponding mask elements having a first value. An address is accessed to load a corresponding data element if the mask element had the first value. The data element is written at an in-register position in a destination vector register according to a respective in-register position the index. Values of corresponding mask elements are changed from the first value to a second value responsive to completion of their respective loads.

摘要翻译： 公开了使用索引阵列和有限状态机进行散射/收集操作的方法和装置。 设备的实施例可以包括：解码逻辑以解码分散/收集指令并生成一组微操作，以及索引阵列以保存一组索引和相应的一组掩码元素。 有限状态机有助于收集操作。 地址生成逻辑从针对具有第一值的对应掩模元素中的至少每一个的索引集合的索引生成地址。 如果mask元素具有第一个值，则访问地址以加载相应的数据元素。 根据相应的注册位置的索引，将数据元素写入到目的地向量寄存器的寄存器位置。 响应于其相应负载的完成，对应的屏蔽元件的值从第一值改变为第二值。