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    Micro-operation un-lamination
    1.
    发明授权
    Micro-operation un-lamination 有权
    微操作分层

    公开(公告)号：US07206921B2

    公开(公告)日：2007-04-17

    申请号：US10407468

    申请日：2003-04-07

    申请人： Zeev Sperber ,  Robert Valentine ,  Simcha Gochman

    发明人： Zeev Sperber ,  Robert Valentine ,  Simcha Gochman

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3017 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3885

    摘要： A processor may include an instruction decoder to decode macroinstructions into micro-operations. In some embodiments, the instruction decoder may include a first decoder and a second decoder. The first decoder may decode a macroinstruction having SSE data type operands into a laminated micro-operation, and may generate unlamination information for the laminated micro-operation. The second decoder may generate from the laminated micro-operation and the unlamination information two or more micro-operations, where operands of the two or more micro-operations each correspond to a half of one of the SSE operands of the macroinstruction.

    摘要翻译： 处理器可以包括用于将宏指令解码为微操作的指令解码器。 在一些实施例中，指令解码器可以包括第一解码器和第二解码器。 第一解码器可以将具有SSE数据类型操作数的宏指令解码为层叠微操作，并且可以生成层叠微操作的未分层信息。 第二解码器可以从层叠微操作和非分层信息生成两个或多个微操作，其中两个或多个微操作的操作数分别对应于宏指令的一个SSE操作数中的一个。

    Fusion of processor micro-operations
    2.
    发明授权
    Fusion of processor micro-operations 有权
    处理器微操作的融合

    公开(公告)号：US06920546B2

    公开(公告)日：2005-07-19

    申请号：US10217033

    申请日：2002-08-13

    申请人： Simcha Gochman ,  Ittai Anati ,  Zeev Sperber ,  Robert Valentine

    发明人： Simcha Gochman ,  Ittai Anati ,  Zeev Sperber ,  Robert Valentine

    IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/38 ,  G06F12/00

    CPC分类号： G06F9/3017 ,  G06F9/30145 ,  G06F9/383

    摘要： Methods and systems provide for the fusing of multiple operations into a single micro-operation (uop). A method of decoding a macro-instruction provides for transferring data relating to a first operation from the macro-instruction to a uop. The uop is to be executed by an execution system of a processor. The method further provides for transferring data relating to a second operation from the macro-instruction to the uop.

    摘要翻译： 方法和系统提供将多个操作融合到单个微操作（uop）中。 解码宏指令的方法提供将与第一操作有关的数据从宏指令传送到uop。 uop将由处理器的执行系统执行。 该方法还提供将与第二操作有关的数据从宏指令传送到uop。

    Distribution of architectural state information in a processor across multiple pipeline stages
    3.
    发明申请
    Distribution of architectural state information in a processor across multiple pipeline stages 审中-公开
    跨多个流水线阶段在处理器中分布架构状态信息

    公开(公告)号：US20050033942A1

    公开(公告)日：2005-02-10

    申请号：US10637417

    申请日：2003-08-08

    申请人： Simcha Gochman ,  Robert Valentine ,  Rafael Spigelman ,  Gregory Pribush

    发明人： Simcha Gochman ,  Robert Valentine ,  Rafael Spigelman ,  Gregory Pribush

    IPC分类号： G06F9/30 ,  G06F9/38

    CPC分类号： G06F9/3842 ,  G06F9/3836 ,  G06F9/3855 ,  G06F9/3863

    摘要： Methods and apparatuses for distributing architectural state information in a processor across multiple pipeline stages are described. An architectural value of a register is represented by a historical value added to an update value which is maintained in a non-final pipeline stage. When an instruction requires the architectural value, a calculation is made and that value is inserted into the pipeline for processing. Recovery of both pre- and post-execution architectural state information is made possible by storing both the update value and the operation to take place on that value for each decoded instruction.

    摘要翻译： 描述了用于在多个流水线级处理器中分布架构状态信息的方法和装置。 寄存器的体系结构值由添加到维护在非最终流水线阶段的更新值的历史值表示。 当指令需要架构值时，进行计算，并将该值插入流水线进行处理。 通过将更新值和对每个解码指令的值进行的操作存储起来，恢复执行前和执行后架构状态信息成为可能。

    APPARATUS AND METHOD FOR PERFORMING A PERMUTE OPERATION
    5.
    发明申请
    APPARATUS AND METHOD FOR PERFORMING A PERMUTE OPERATION 有权
    用于执行操作的装置和方法

    公开(公告)号：US20150026440A1

    公开(公告)日：2015-01-22

    申请号：US13996072

    申请日：2011-12-23

    申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Mostafa Hagog ,  Jesus Corbal ,  Tal Uliel ,  Zeev Sperber ,  Amit Gradstein

    发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Mostafa Hagog ,  Jesus Corbal ,  Tal Uliel ,  Zeev Sperber ,  Amit Gradstein

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30196 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036

    摘要： An apparatus and method are described for permuting data elements with masking. For example, a method according to one embodiment includes the following operations: reading values from a mask data structure to determine whether masking is implemented for each data element of a destination operand; if masking not implemented for a particular data element, then selecting data elements from the destination operand and a second source operand based on index values stored in a first source operand to be copied to data element positions within the destination operand, wherein any one of the data elements from either the destination operand and the second source operand may be copied to any one of the data element positions within the destination operand; if masking is implemented for a particular data element of the destination operand, then performing a designated masking operation with respect to that particular data element.

    摘要翻译： 描述了用掩模来置换数据元素的装置和方法。 例如，根据一个实施例的方法包括以下操作：从掩模数据结构读取值以确定是否对目的地操作数的每个数据元素实施掩蔽; 如果对特定数据元素没有实现掩蔽，则根据存储在第一源操作数中的索引值从目的地操作数和第二源操作数中选择要复制到目的地操作数内的数据元素位置的第二源操作数，其中， 来自目的地操作数和第二源操作数的数据元素可以被复制到目的地操作数中的任何一个数据元素位置; 如果针对目的地操作数的特定数据元素实现掩蔽，则对该特定数据元素执行指定的屏蔽操作。

    Mixing instructions with different register sizes
    6.
    发明授权
    Mixing instructions with different register sizes 有权
    混合使用不同寄存器大小的指令

    公开(公告)号：US08694758B2

    公开(公告)日：2014-04-08

    申请号：US11965667

    申请日：2007-12-27

    申请人： Doron Orenstien ,  Zeev Sperber ,  Robert Valentine ,  Benny Eitan

    发明人： Doron Orenstien ,  Zeev Sperber ,  Robert Valentine ,  Benny Eitan

    IPC分类号： G06F9/34

    CPC分类号： G06F9/30043 ,  G06F9/30036 ,  G06F9/30112 ,  G06F9/30181 ,  G06F9/3824 ,  G06F9/3885

    摘要： When legacy instructions, that can only operate on smaller registers, are mixed with new instructions in a processor with larger registers, special handling and architecture are used to prevent the legacy instructions from causing problems with the data in the upper portion of the registers, i.e., the portion that they cannot directly access. In some embodiments, the upper portion of the registers are saved to temporary storage while the legacy instructions are operating, and restored to the upper portion of the registers when the new instructions are operating. A special instruction may also be used to disable this save/restore operation if the new instruction are not going to use the upper part of the registers.

    摘要翻译： 当只能在较小寄存器上运行的传统指令与具有较大寄存器的处理器中的新指令混合时，使用特殊处理和架构来防止遗留指令在寄存器上部的数据引起问题，即 ，他们不能直接访问的部分。 在一些实施例中，当旧指令正在操作时，寄存器的上部保存到临时存储器中，并且当新指令正在操作时将寄存器的上部部分恢复到寄存器的上部。 如果新指令不会使用寄存器的上半部分，也可以使用特殊指令禁用此保存/恢复操作。

    APPARATUS AND METHOD OF IMPROVED INSERT INSTRUCTIONS
    9.
    发明申请
    APPARATUS AND METHOD OF IMPROVED INSERT INSTRUCTIONS 有权
    装置和改进插入指令的方法

    公开(公告)号：US20130283021A1

    公开(公告)日：2013-10-24

    申请号：US13976992

    申请日：2011-12-23

    申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney ,  Zeev Sperber ,  Amit Gradstein

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30181 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3013 ,  G06F9/30167 ,  G06F9/3802

    摘要： An apparatus is described having instruction execution logic circuitry to execute first, second, third and fourth instruction. Both the first instruction and the second instruction insert a first group of input vector elements to one of multiple first non overlapping sections of respective first and second resultant vectors. The first group has a first bit width. Each of the multiple first non overlapping sections have a same bit width as the first group. Both the third instruction and the fourth instruction insert a second group of input vector elements to one of multiple second non overlapping sections of respective third and fourth resultant vectors. The second group has a second bit width that is larger than said first bit width. Each of the multiple second non overlapping sections have a same bit width as the second group. The apparatus also includes masking layer circuitry to mask the first and third instructions at a first resultant vector granularity, and, mask the second and fourth instructions at a second resultant vector granularity.

    摘要翻译： 描述了具有执行第一，第二，第三和第四指令的指令执行逻辑电路的装置。 第一指令和第二指令都将第一组输入向量元素插入到相应的第一和第二合成向量的多个第一非重叠部分之一中。 第一组具有第一位宽度。 多个第一非重叠部分中的每一个具有与第一组相同的位宽度。 第三指令和第四指令都将第二组输入矢量元素插入相应的第三和第四合成矢量的多个第二非重叠部分中的一个。 第二组具有大于所述第一位宽度的第二位宽度。 多个第二非重叠部分中的每一个具有与第二组相同的位宽度。 该装置还包括掩蔽层电路，以第一合成矢量粒度掩蔽第一和第三指令，并以第二合成向量粒度掩蔽第二和第四指令。