公开(公告)号：US20120202333A1

公开(公告)日：2012-08-09

申请号：US13020051

申请日：2011-02-03

申请人： Matthew J. Breitwisch ,  Chieh-Fang Chen ,  Shih-Hung Chen ,  Eric A. Joseph ,  Chung Hon Lam ,  Michael F. Lofaro ,  Hsiang-Lan Lung ,  Alejandro G. Schrott ,  Min Yang

发明人： Matthew J. Breitwisch ,  Chieh-Fang Chen ,  Shih-Hung Chen ,  Eric A. Joseph ,  Chung Hon Lam ,  Michael F. Lofaro ,  Hsiang-Lan Lung ,  Alejandro G. Schrott ,  Min Yang

IPC分类号： H01L21/02

CPC分类号： H01L45/06 ,  H01L45/144 ,  H01L45/1608 ,  H01L45/1683

摘要： A method of forming bit line aligned to a phase change material that includes forming a pedestal of a sacrificial material on a portion of a lower electrode and fowling at least one dielectric material adjacent to the sacrificial material, wherein the at least one dielectric material has an upper surface substantially coplanar with an upper surface of the pedestal of the sacrificial material. The pedestal of the sacrificial material is removed selective to the at least one dielectric material and the lower electrode to provide an opening to an exposed surface of the lower electrode. A phase change material is formed on the exposed surface of the lower electrode, and the opening is filled with a conductive fill material. A self-aligned etch back process is also provided.

摘要翻译： 一种形成与相变材料对准的位线的方法，其包括在下电极的一部分上形成牺牲材料的基座并且与邻近所述牺牲材料的至少一个电介质材料相连，其中所述至少一种电介质材料具有 上表面与牺牲材料的基座的上表面基本共面。 牺牲材料的基座被选择性地移除到至少一个电介质材料和下电极以提供到下电极的暴露表面的开口。 在下电极的暴露表面上形成相变材料，并且用导电填充材料填充开口。 还提供了自对准的回蚀工艺。

公开(公告)号：US08238149B2

公开(公告)日：2012-08-07

申请号：US12715802

申请日：2010-03-02

申请人： Yen-Hao Shih ,  Ming-Hsiu Lee ,  Chao-I Wu ,  Hsiang-Lan Lung ,  Chung Hon Lam ,  Roger Cheek ,  Matthew J. Breitwisch ,  Bipin Rajendran

发明人： Yen-Hao Shih ,  Ming-Hsiu Lee ,  Chao-I Wu ,  Hsiang-Lan Lung ,  Chung Hon Lam ,  Roger Cheek ,  Matthew J. Breitwisch ,  Bipin Rajendran

IPC分类号： G11C11/00

CPC分类号： G11C13/0004 ,  G11C13/004 ,  G11C29/70 ,  G11C2213/79

摘要： Phase change memory devices and methods for operating described herein are based on the discovery that, following an initial high current operation applied to a phase change memory cell to establish the high resistance reset state, the current-voltage (I-V) behavior of the memory cell under different bias voltages can be used to detect if the memory cell is a defect cell having poor data retention characteristics.

摘要翻译： 相位变化存储器件和这里描述的操作方法基于以下发现：在施加到相变存储器单元以建立高电阻复位状态的初始高电流操作之后，存储器单元的电流 - 电压（IV）行为 可以使用不同的偏置电压来检测存储器单元是否具有差的数据保留特性的缺陷单元。

公开(公告)号：US20120193599A1

公开(公告)日：2012-08-02

申请号：US13445194

申请日：2012-04-12

申请人： Hsiang-Lan Lung ,  Chung Hon Lam ,  Matthew J. Breitwisch

发明人： Hsiang-Lan Lung ,  Chung Hon Lam ,  Matthew J. Breitwisch

IPC分类号： H01L45/00

CPC分类号： H01L45/144 ,  H01L27/2436 ,  H01L27/2472 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1675

摘要： An array of phase change memory cells is manufactured by forming a separation layer over an array of contacts, forming a patterning layer on the separation layer and forming an array of mask openings in the patterning layer using lithographic process. Etch masks are formed within the mask openings by a process that compensates for variation in the size of the mask openings that result from the lithographic process. The etch masks are used to etch through the separation layer to define an array of electrode openings exposing the underlying contacts. Electrode material is deposited within the electrode openings; and memory elements are formed over the bottom electrodes. Finally, bit lines are formed over the memory elements to complete the memory cells. In the resulting memory array, the critical dimension of the top surface of bottom electrode varies less than the width of the memory elements in the mask openings.

摘要翻译： 通过在触点阵列上形成分离层，在分离层上形成图形层并使用光刻工艺在图案形成层中形成掩模开口阵列来制造相变存储器单元的阵列。 通过补偿由平版印刷工艺产生的掩模开口的尺寸变化的过程，在掩模开口内形成蚀刻掩模。 蚀刻掩模用于蚀刻通过分离层以限定暴露下面的触点的电极开口的阵列。 电极材料沉积在电极开口内; 并且存储元件形成在底部电极上。 最后，在存储器元件上形成位线以完成存储器单元。 在所得到的存储器阵列中，底部电极的顶表面的临界尺寸小于掩模开口中存储元件的宽度。

公开(公告)号：US08138056B2

公开(公告)日：2012-03-20

申请号：US12497596

申请日：2009-07-03

申请人： Matthew J. Breitwisch ,  Roger W. Cheek ,  Eric A. Joseph ,  Chung H. Lam ,  Bipin Rajendran ,  Alejandro G. Schrott ,  Yu Zhu

发明人： Matthew J. Breitwisch ,  Roger W. Cheek ,  Eric A. Joseph ,  Chung H. Lam ,  Bipin Rajendran ,  Alejandro G. Schrott ,  Yu Zhu

IPC分类号： H01L21/20 ,  H01L21/4763

CPC分类号： H01L45/06 ,  H01L45/1233 ,  H01L45/1293 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/1683

摘要： A memory cell structure and method for forming the same. The method includes forming a pore within a dielectric layer. The pore is formed over the center of an electrically conducting bottom electrode. The method includes depositing a thermally insulating layer along at least one sidewall of the pore. The thermally insulating layer isolates heat from phase change current to the volume of the pore. In one embodiment phase change material is deposited within the pore and the volume of the thermally insulating layer. In another embodiment a pore electrode is formed within the pore and the volume of the thermally insulating layer, with the phase change material being deposited above the pore electrode. The method also includes forming an electrically conducting top electrode above the phase change material.

摘要翻译： 一种存储单元结构及其形成方法。 该方法包括在电介质层内形成孔。 孔形成在导电底部电极的中心上方。 该方法包括沿孔的至少一个侧壁沉积绝热层。 绝热层将热量从相变电流隔离成孔的体积。 在一个实施例中，相变材料沉积在孔隙和隔热层的体积内。 在另一个实施方案中，孔隙电极形成在绝热层的孔隙和体积内，相变材料沉积在孔电极上方。 该方法还包括在相变材料上形成导电顶电极。

公开(公告)号：US08101456B2

公开(公告)日：2012-01-24

申请号：US12243759

申请日：2008-10-01

申请人： Matthew J. Breitwisch ,  Eric A. Joseph ,  Chung H. Lam ,  Alejandro G. Schrott ,  Yu Zhu

发明人： Matthew J. Breitwisch ,  Eric A. Joseph ,  Chung H. Lam ,  Alejandro G. Schrott ,  Yu Zhu

IPC分类号： H01L21/00

CPC分类号： H01L45/144 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/1683

摘要： A memory cell structure and method to form such structure. The method partially comprised of forming a via within an oxidizing layer, over the center of a bottom electrode. The method includes depositing a via spacer along the sidewalls of the via and oxidizing the via spacer. The via spacer being comprised of a material having a Pilling-Bedworth ratio of at least one and one-half and is an insulator when oxidized. The via area is reduced by expansion of the via spacer during the oxidation. Alternatively, the method is partially comprised of forming a via within a first layer, over the center of the bottom electrode. The first layer has a Pilling-Bedworth ratio of at least one and one-half and is an insulator when oxidized. The method also includes oxidizing at least a portion of the sidewalls of the via in the first layer.

摘要翻译： 存储单元结构和形成这种结构的方法。 该方法部分地包括在底部电极的中心上形成氧化层内的通孔。 该方法包括沿通孔的侧壁沉积通孔间隔物并氧化通孔间隔物。 通孔间隔件由具有至少一个半的起珠床比的材料组成，并且当被氧化时是绝缘体。 在氧化期间通孔间隔物的膨胀减小了通孔面积。 或者，该方法部分地包括在底部电极的中心之上在第一层内形成通孔。 第一层具有至少一个半的Pilling-Bedworth比，并且当被氧化时是绝缘体。 该方法还包括在第一层中氧化通孔的侧壁的至少一部分。

公开(公告)号：US20110275209A1

公开(公告)日：2011-11-10

申请号：US13185055

申请日：2011-07-18

申请人： Matthew J. Breitwisch ,  Chung H. Lam ,  Alejandro G. Schrott

发明人： Matthew J. Breitwisch ,  Chung H. Lam ,  Alejandro G. Schrott

IPC分类号： H01L21/28

CPC分类号： H01L21/823487 ,  H01L27/088

摘要： Vertical field effect transistor semiconductor structures and methods for fabrication of the vertical field effect transistor semiconductor structures provide an array of semiconductor pillars. Each vertical portion of each semiconductor pillar in the array of semiconductor pillars has a linewidth greater than a separation distance to an adjacent semiconductor pillar. Alternatively, the array may comprise semiconductor pillars with different linewidths, optionally within the context of the foregoing linewidth and separation distance limitations. A method for fabricating the array of semiconductor pillars uses a minimally photolithographically dimensioned pillar mask layer that is annularly augmented with at least one spacer layer prior to being used as an etch mask.

摘要翻译： 垂直场效应晶体管半导体结构和用于制造垂直场效应晶体管半导体结构的方法提供半导体柱阵列。 半导体柱阵列中的每个半导体柱的每个垂直部分具有大于与相邻半导体柱的间隔距离的线宽。 或者，阵列可以包括具有不同线宽的半导体柱，任选地在上述线宽和间隔距离限制的上下文中。 用于制造半导体柱阵列的方法使用最小光刻尺寸的柱掩模层，其在被用作蚀刻掩模之前用至少一个间隔层环形增强。

公开(公告)号：US20110240944A1

公开(公告)日：2011-10-06

申请号：US13159594

申请日：2011-06-14

申请人： Matthew J. Breitwisch ,  Eric A. Joseph ,  Alejandro G. Schrott ,  Xiaoyan Shao

发明人： Matthew J. Breitwisch ,  Eric A. Joseph ,  Alejandro G. Schrott ,  Xiaoyan Shao

IPC分类号： H01L45/00 ,  B82Y10/00

CPC分类号： H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/141 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1608 ,  H01L45/1683 ,  H01L45/1691

摘要： A method for fabricating a phase change memory device including memory cells includes patterning a via to a contact surface of a substrate corresponding to each of an array of conductive contacts to be connected to access circuitry, lining each via with a conformal conductive seed layer to the contact surface, forming a dielectric layer covering the conductive seed layer, and etching a center region of each via to the contact surface to expose the conformal conductive seed layer at the contact surface. The method further includes electroplating phase change material on exposed portions of the conformal conductive seed layer, recessing the phase change material within the center region forming a conductive material that remains conductive upon oxidation, on the recessed phase change material, oxidizing edges of the conformal conductive seed layer formed along sides of each via, and forming a top electrode over each memory cell.

摘要翻译： 一种用于制造包括存储单元的相变存储器件的方法包括将通孔图案化成与要连接到存取电路的导电触头阵列相对应的衬底的接触表面，将每个通孔用保形导电晶种层 形成覆盖导电种子层的电介质层，并将每个通孔的中心区域蚀刻到接触表面，以在接触表面露出共形导电种子层。 该方法还包括在保形导电晶种层的暴露部分上电镀相变材料，使形成导电材料的中心区域内的相变材料凹陷在凹陷相变材料上，该导电材料在凹陷相变材料上保持导电，保形导电 晶种层沿每个通孔的侧面形成，并且在每个存储单元上形成顶部电极。

公开(公告)号：US20110228600A1

公开(公告)日：2011-09-22

申请号：US13150690

申请日：2011-06-01

申请人： Matthew J. Breitwisch ,  Roger W. Cheek ,  Stefanie R. Chiras ,  Ibrahim M. Elfadel ,  Michele M. Franceschini ,  John P. Karidis ,  Luis A. Lastras-Montano ,  Thomas Mittelholzer ,  Mayank Sharma

发明人： Matthew J. Breitwisch ,  Roger W. Cheek ,  Stefanie R. Chiras ,  Ibrahim M. Elfadel ,  Michele M. Franceschini ,  John P. Karidis ,  Luis A. Lastras-Montano ,  Thomas Mittelholzer ,  Mayank Sharma

IPC分类号： G11C11/21

CPC分类号： G11C29/02 ,  G11C13/0004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C29/021 ,  G11C29/028 ,  G11C2013/0092

摘要： Systems, methods, and devices for iteratively writing contents to memory locations are provided. A statistical model is used to determine a sequence of pulses to write desired contents to a memory location. The contents can be expressed as a resistance value in a range to store one or more bits in a memory cell. For phase change memory, an adaptive reset pulse and one or more annealing pulses are selected based on a desired resistance range. Reading the resistance value of the memory cell can provide feedback to determine adjustments in an overall pulse application strategy. The statistical model and a look up table can be used to select and modify pulses. Adaptively updating the statistical model and look up table may reduce the number of looping iterations to shift the resistance value of the memory cell into the desired resistance range.

摘要翻译： 提供了用于向内存位置迭代地写入内容的系统，方法和设备。 统计模型用于确定将所需内容写入存储器位置的脉冲序列。 内容可以表示为在存储单元中存储一个或多个位的范围内的电阻值。 对于相变存储器，基于期望的电阻范围来选择自适应复位脉冲和一个或多个退火脉冲。 读取存储器单元的电阻值可提供反馈以确定整体脉冲应用策略中的调整。 统计模型和查询表可用于选择和修改脉冲。 自适应地更新统计模型和查找表可以减少循环迭代的次数以将存储器单元的电阻值移动到期望的电阻范围。

公开(公告)号：US07981748B2

公开(公告)日：2011-07-19

申请号：US12541495

申请日：2009-08-14

申请人： Matthew J. Breitwisch ,  Chung H. Lam ,  Alejandro G. Schrott

发明人： Matthew J. Breitwisch ,  Chung H. Lam ,  Alejandro G. Schrott

IPC分类号： H01L21/308

CPC分类号： H01L21/823487 ,  H01L27/088

摘要： Vertical field effect transistor semiconductor structures and methods for fabrication of the vertical field effect transistor semiconductor structures provide an array of semiconductor pillars. Each vertical portion of each semiconductor pillar in the array of semiconductor pillars has a linewidth greater than a separation distance to an adjacent semiconductor pillar. Alternatively, the array may comprise semiconductor pillars with different linewidths, optionally within the context of the foregoing linewidth and separation distance limitations. A method for fabricating the array of semiconductor pillars uses a minimally photolithographically dimensioned pillar mask layer that is annularly augmented with at least one spacer layer prior to being used as an etch mask.

摘要翻译： 垂直场效应晶体管半导体结构和用于制造垂直场效应晶体管半导体结构的方法提供半导体柱阵列。 半导体柱阵列中的每个半导体柱的每个垂直部分具有大于与相邻半导体柱的间隔距离的线宽。 或者，阵列可以包括具有不同线宽的半导体柱，任选地在上述线宽和间隔距离限制的上下文中。 用于制造半导体柱阵列的方法使用最小光刻尺寸的柱掩模层，其在被用作蚀刻掩模之前用至少一个间隔层环形增强。

公开(公告)号：US20110062559A1

公开(公告)日：2011-03-17

申请号：US12559115

申请日：2009-09-14

申请人： Matthew J. Breitwisch ,  Yu Zhu

发明人： Matthew J. Breitwisch ,  Yu Zhu

IPC分类号： H01L29/06 ,  H01L21/302

CPC分类号： H01L45/1691 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1683

摘要： A key hole structure and method for forming a key hole structure to form a pore in a memory cell. The method includes forming a first dielectric layer on a semiconductor substrate having an electrode formed therein, forming an isolation layer on the first dielectric layer, forming a second dielectric layer on the isolation layer, and forming a planarization stop layer on the second dielectric layer. The method further includes forming a via to extend to the first dielectric layer and recessing the isolation layer and the stop layer with respect to the second dielectric layer, depositing a conformal film within via and over the stop layer, forming a key hole within the conformal film at a center region of the via such that a tip of the key hole is disposed at an upper surface of the second dielectric layer, and planarizing the conformal film to the stop layer.

摘要翻译： 一种用于形成密钥孔结构以在存储单元中形成孔的关键孔结构和方法。 该方法包括在其上形成有电极的半导体衬底上形成第一电介质层，在第一电介质层上形成隔离层，在隔离层上形成第二电介质层，并在第二电介质层上形成平坦化停止层。 该方法还包括形成通孔以延伸到第一电介质层并相对于第二电介质层凹陷隔离层和阻挡层，在通孔内和停止层上方沉积保形膜，在保形层内形成键孔 在通孔的中心区域设置薄膜，使得键孔的前端设置在第二电介质层的上表面，并将保形膜平坦化为止动层。