公开(公告)号：US07671423B2

公开(公告)日：2010-03-02

申请号：US11971962

申请日：2008-01-10

申请人： Steven H. Voldman

发明人： Steven H. Voldman

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC分类号： H01L29/0847 ,  H01L21/823814 ,  H01L21/823892 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/7816 ,  H01L29/7817 ,  H01L29/7835 ,  H01L29/8605

摘要： A semiconductor chip comprises low voltage complementary metal oxide semiconductor (CMOS) sectors and high voltage lateral double diffused metal oxide semiconductor (LDMOS) sectors and at least one transistor within at least one of the low voltage CMOS sectors. The transistor has a semiconducting channel region within a substrate. A gate conductor is above the top layer of substrate, and the gate conductor is positioned above the channel region. A source/drain region is included in the substrate on a first side of the gate conductor and a lateral source/drain region is included in the substrate on a second side of the gate conductor opposite the first side. The lateral source/drain region is positioned a greater distance from the gate conductor than the source/drain region is positioned from the gate conductor. The embodiments herein also include a source/drain ballast resistor in the substrate between the lateral source/drain region and the gate conductor.

摘要翻译： 半导体芯片包括低电压互补金属氧化物半导体（CMOS）扇区和高电压横向双扩散金属氧化物半导体（LDMOS）扇区以及至少一个低电压CMOS扇区内的至少一个晶体管。 晶体管在衬底内具有半导体沟道区。 栅极导体位于衬底的顶层之上，并且栅极导体位于沟道区的上方。 源极/漏极区域包括在栅极导体的第一侧上的衬底中，并且横向源极/漏极区域包括在栅极导体的与第一侧相对的第二侧上的衬底中。 横向源极/漏极区域比源极/漏极区域从栅极导体定位成距栅极导体更远的距离。 本文的实施例还包括位于横向源极/漏极区域和栅极导体之间​​的衬底中的源极/漏极镇流电阻器。

公开(公告)号：US20090210833A1

公开(公告)日：2009-08-20

申请号：US12030903

申请日：2008-02-14

申请人： Steven H. Voldman

发明人： Steven H. Voldman

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  H01L23/585 ,  H01L27/0921 ,  H01L2924/0002 ,  H01L2924/00

摘要： Method and semiconductor structure to avoid latch-up. Method includes identifying at least one high voltage device on a semiconductor chip, identifying a circuit on the semiconductor chip separated from the identified at least one high voltage device by a guard ring, evaluating the circuit for a latch-up condition, and when the latch-up condition occurs, adjusting the contact-circuit spacing in the circuit.

摘要翻译： 避免闭锁的方法和半导体结构。 方法包括识别半导体芯片上的至少一个高电压器件，通过保护环识别与所识别的至少一个高压器件分离的半导体芯片上的电路，评估电路的闩锁状态，以及当锁存器 发生上电状态，调整电路中的接触电路间距。

公开(公告)号：US20090154037A1

公开(公告)日：2009-06-18

申请号：US12108165

申请日：2008-04-23

申请人： Steven H. Voldman

发明人： Steven H. Voldman

IPC分类号： H02H9/00

CPC分类号： H01L27/0259

摘要： A design structure for electrostatic discharge protection comprises a first data representing a first electrostatic discharge (ESD) protection circuit and a second data representing a second ESD protection circuit. A parallel connection of two ESD protection units, each providing a discharge path for electrical charges of opposite types, provides ESD protection circuit for positive and negative voltage swings in the circuit. Each of the multiple emitter-base regions are cascoded such that the base of one emitter-base region is directly wired to the emitter of an adjacent emitter-base region. The first data represents a first ESD protection unit providing protection on one type of voltage swing, and the second data represents a second ESD protection unit providing protection on the other type of voltage swing.

摘要翻译： 用于静电放电保护的设计结构包括表示第一静电放电（ESD）保护电路的第一数据和表示第二ESD保护电路的第二数据。 两个ESD保护单元的并联连接，为相反类型的电荷提供放电路径，为电路中的正负电压摆幅提供ESD保护电路。 多个发射极 - 基极区域中的每一个被级联，使得一个发射极 - 基极区域的基极直接连接到相邻发射极 - 基极区域的发射极。 第一数据表示第一ESD保护单元，用于对一种类型的电压摆幅提供保护，第二数据表示第二ESD保护单元，提供对另一种类型的电压摆幅的保护。

公开(公告)号：US20090152592A1

公开(公告)日：2009-06-18

申请号：US12043163

申请日：2008-03-06

申请人： Phillip Francis Chapman ,  David S. Collins ,  Steven H. Voldman

发明人： Phillip Francis Chapman ,  David S. Collins ,  Steven H. Voldman

IPC分类号： H01L27/10

CPC分类号： H01L21/76229 ,  H01L21/76264 ,  H01L21/823878 ,  H01L23/481 ,  H01L27/0251 ,  H01L27/0921 ,  H01L2924/0002 ,  H01L2924/00

摘要： A design structure including: an I/O cell and an ESD protection circuit in a region of an integrated circuit chip containing logic circuits; an electrically conductive through via extending from a bottom surface of the substrate toward a top surface of the substrate between the I/O cell and an ESD protection circuit and at least one of the logic circuits.

摘要翻译： 一种设计结构，包括：在包含逻辑电路的集成电路芯片的区域中的I / O单元和ESD保护电路; 导电通孔，其从所述基板的底表面延伸到所述I / O单元和ESD保护电路之间的所述基板的顶表面以及所述逻辑电路中的至少一个。

公开(公告)号：US20090102016A1

公开(公告)日：2009-04-23

申请号：US11876402

申请日：2007-10-22

申请人： Ephrem G. Gebreselasie ,  Zhong-Xiang He ,  Steven H. Voldman

发明人： Ephrem G. Gebreselasie ,  Zhong-Xiang He ,  Steven H. Voldman

IPC分类号： H01L29/00

CPC分类号： H01L23/5223 ,  H01L23/53223 ,  H01L23/53238 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

摘要： Design structure embodied in a machine readable medium for designing, manufacturing, or testing a design. The design structure includes a vertical parallel plate capacitor structure with a first plurality of conductive plates and a second plurality of conductive plates having an overlying relationship with the first plurality of conductive plates. The first plurality of conductive plates are spaced apart by a first distance. The second plurality of conductive plates are spaced apart by a second distance different than the first distance

摘要翻译： 用于设计，制造或测试设计的机器可读介质中体现的设计结构。 该设计结构包括具有第一多个导电板的垂直平行板电容器结构和与第一多个导电板具有重叠关系的第二多个导电板。 第一多个导电板间隔第一距离。 所述第二多个导电板间隔开与第一距离不同的第二距离

公开(公告)号：US20080290524A1

公开(公告)日：2008-11-27

申请号：US11753617

申请日：2007-05-25

申请人： Louis D. Lanzerotti ,  Max G. Levy ,  Yun Shi ,  Steven H. Voldman

发明人： Louis D. Lanzerotti ,  Max G. Levy ,  Yun Shi ,  Steven H. Voldman

IPC分类号： H01L23/52 ,  H01L21/4763

CPC分类号： H01L21/76898 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/00

摘要： A through via in an ultra high resistivity wafer and related methods are disclosed. A method for forming a through via comprises: providing a semiconductor wafer including a first silicon layer, a buried dielectric layer, and a substrate; forming a device on the first silicon; and forming a via from a side of the substrate opposite to the buried dielectric layer and through the substrate.

摘要翻译： 公开了一种超高电阻率晶圆的通孔和相关方法。 形成通孔的方法包括：提供包括第一硅层，埋入介质层和基底的半导体晶片; 在第一硅上形成器件; 以及从所述衬底的与所述掩埋介电层相对的一侧并通过所述衬底形成通孔。

公开(公告)号：US20080258173A1

公开(公告)日：2008-10-23

申请号：US12145857

申请日：2008-06-25

申请人： Benjamin T. Voegeli ,  Steven H. Voldman

发明人： Benjamin T. Voegeli ,  Steven H. Voldman

IPC分类号： H01L29/861

CPC分类号： H01L29/7378 ,  H01L21/8249 ,  H01L27/0635 ,  H01L27/0664 ,  H01L29/66136 ,  H01L29/66242 ,  H01L29/861

摘要： A P-N junction device and method of forming the same are disclosed. The P-N junction device may include a P-N diode, a PiN diode or a thyristor. The P-N junction device may have a monocrystalline or polycrystalline raised anode. In one embodiment, the P-N junction device results in a raised polycrystalline silicon germanium (SiGe) anode. In another embodiment, the P-N junction device includes a first terminal (anode) including a conductor layer positioned above an upper surface of a substrate and a remaining structure positioned in the substrate, the first terminal positioned over an opening in an isolation region; and a second terminal (cathode contact) positioned over the opening in the isolation region adjacent the first terminal. This latter embodiment reduces parasitic resistance and capacitance, and decreases the required size of a cathode implant area since the cathode contact is within the same STI opening as the anode.

摘要翻译： 公开了一种P-N结装置及其形成方法。 P-N结器件可以包括P-N二极管，PiN二极管或晶闸管。 P-N结器件可以具有单晶或多晶凸起的阳极。 在一个实施例中，P-N结器件导致凸起的多晶硅锗（SiGe）阳极。 在另一个实施例中，P-N结器件包括第一端子（阳极），其包括位于衬底的上表面上方的导体层和位于衬底中的剩余结构，第一端子位于隔离区域中的开口上方; 以及位于与所述第一端子相邻的隔离区域中的开口上方的第二端子（阴极接触件）。 后一个实施例降低了寄生电阻和电容，并且减小了阴极注入区域的所需尺寸，因为阴极接触处于与阳极相同的STI开口内。

公开(公告)号：US07401311B2

公开(公告)日：2008-07-15

申请号：US11278924

申请日：2006-04-06

申请人： Steven H. Voldman

发明人： Steven H. Voldman

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5068

摘要： A structure, apparatus and method for circuits to minimize sensitivity to latch. The method includes, for example, identifying element density of at least one functional circuit block and element attributes of elements associated with the at least one functional circuit block. An element density function parameterized from the element attributes is formed. The placement of the at least one functional circuit block is modified relative to other functional circuit blocks based on the element density function to substantially eliminate latching effects in a circuit.

摘要翻译： 一种用于最小化对锁存器的灵敏度的电路的结构，装置和方法。 该方法包括例如识别至少一个功能电路块的元件密度和与至少一个功能电路块相关联的元件的元件属性。 形成从元素属性参数化的元素密度函数。 基于元件密度函数，至少一个功能电路块的布置相对于其他功能电路块进行修改，以基本上消除电路中的锁存效应。

公开(公告)号：US07358572B2

公开(公告)日：2008-04-15

申请号：US11162999

申请日：2005-09-30

申请人： Steven H. Voldman

发明人： Steven H. Voldman

IPC分类号： H01L23/62

CPC分类号： H01L27/0259 ,  H01L2924/0002 ,  H03K19/0033 ,  H03K19/00338 ,  H01L2924/00

摘要： Realizing that rather than protect electronic circuitry, electrostatic discharge networks when hit by cosmic rays and charged particles, can actually cause the electronic circuitry in satellites and other space applications to fail, the inventor created an ESD network having a redundant voltage clamping element in series with a first voltage clamping element between two voltage pads. The ESD network may be connected to a power voltage pad or a signal voltage pad either directly or through a dummy voltage pad. The voltage clamping elements may further comprise an array of unit cells wherein the array is electrically equivalent to single large transistors currently used in ESD networks. By creating an ESD network as an array of unit cells, benefits greater than those obtained by using a single transistor as a clamping or a trigger element are realized—such as increased ballast resistance and less overall damage to the circuitry resulting from cosmic rays and particles.

摘要翻译： 意识到，当被宇宙射线和带电粒子击中时，静电放电网络不是保护电子电路，实际上可能导致卫星和其他空间应用中的电子电路故障，本发明人创建了一个具有冗余电压钳位元件的ESD网络， 两个电压焊盘之间的第一个电压钳位元件。 ESD网络可以直接或通过虚拟电压焊盘连接到电源电压焊盘或信号电压焊盘。 电压钳位元件还可以包括单元电池阵列，其中阵列电气上等同于目前在ESD网络中使用的单个大型晶体管。 通过创建ESD网络作为单元电池阵列，实现了比通过使用单个晶体管作为钳位或触发元件获得的优势，例如增加的镇流电阻和对由宇宙射线和粒子产生的电路的总体损坏 。

公开(公告)号：US20080029824A1

公开(公告)日：2008-02-07

申请号：US11461831

申请日：2006-08-02

申请人： Arnold E. Baizley ,  Philippe Hauviller ,  Steven H. Voldman

发明人： Arnold E. Baizley ,  Philippe Hauviller ,  Steven H. Voldman

IPC分类号： H01L29/76

CPC分类号： H01L27/0928 ,  H01L27/0266 ,  H01L27/0629 ,  H01L27/0808 ,  H01L29/78

摘要： A power clamp in a triple well is disclosed. A metal oxide semiconductor (MOS) varactor is used in a triggering circuit and is positioned in a first N type well. An N-channel field effect transistor is positioned in a P-type well. A P-channel field effect transistor is positioned in a second N-type well. The first N-type well is electrically isolated from the second N-type well, and electrically contacts the substrate of the power clamp.

摘要翻译： 公开了三阱中的功率钳。 金属氧化物半导体（MOS）变容二极管用于触发电路，并位于第一N型阱中。 N沟道场效应晶体管位于P型阱中。 P沟道场效应晶体管位于第二N型阱中。 第一N型阱与第二N型阱电隔离，并与电源夹的基板电接触。