公开(公告)号：US07253660B1

公开(公告)日：2007-08-07

申请号：US10305886

申请日：2002-11-27

申请人： Paul Leventis ,  Bruce Pedersen ,  Chris Lane ,  Srinivas Reddy ,  David Lewis

发明人： Paul Leventis ,  Bruce Pedersen ,  Chris Lane ,  Srinivas Reddy ,  David Lewis

IPC分类号： H01L25/00 ,  H03K19/177

CPC分类号： H03K17/002

摘要： A multiplexing device is described. In one embodiment, the multiplexing device includes: a hardwired multiplexer including a plurality of input terminals; a plurality of select terminals; and at least one output terminal, where the plurality of input terminals are coupled to a plurality of block input lines or a plurality of functional element input terminals. In one embodiment, the plurality of input terminals are hardwired to the plurality of block input lines or the plurality of functional element input terminals. In one embodiment, the plurality of select terminals are coupled to a second plurality of functional element input terminals or a plurality of functional element output terminals. In one embodiment, the plurality of block input lines include a plurality of logic array block (LAB) lines, the plurality of functional element input terminals include a plurality of logic element (LE) input terminals, and the plurality of functional element output terminals include LE output terminals. In another embodiment the multiplexing device includes: a hardwired multiplexer including a plurality of data signal input terminals; and a first plurality of LEs including a first plurality of LE output terminals, where the plurality of data signal input terminals are coupled to the first plurality of LE output terminals.

摘要翻译： 描述多路复用装置。 在一个实施例中，多路复用装置包括：硬连线多路复用器，包括多个输入端; 多个选择端子; 以及至少一个输出端子，其中多个输入端子耦合到多个块输入线或多个功能元件输入端子。 在一个实施例中，多个输入端子被硬连线到多个块输入线或多个功能元件输入端子。 在一个实施例中，多个选择端子耦合到第二多个功能元件输入端子或多个功能元件输出端子。 在一个实施例中，多个块输入线包括多个逻辑阵列块（LAB）线，多个功能元件输入端包括多个逻辑元件（LE）输入端，多个功能元件输出端包括 LE输出端子。 在另一实施例中，多路复用装置包括：硬连线多路复用器，包括多个数据信号输入端; 以及包括第一多个LE输出端子的第一多个LE，其中所述多个数据信号输入端子耦合到所述第一多个LE输出端子。

公开(公告)号：US07644386B1

公开(公告)日：2010-01-05

申请号：US11623903

申请日：2007-01-17

申请人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Mo Yi ,  Chris Lane

发明人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Mo Yi ,  Chris Lane

IPC分类号： G06F17/50

CPC分类号： H03K19/17764 ,  H03K19/17736

摘要： An embodiment of the present invention provides a programmable logic device (“PLD”) including a redundancy architecture adapted to selective route signals via first or second staggered vertical lines. Other embodiments provide configuration logic and programs for determining routing selections. Other embodiments provide proximate grouping of vertical lines driven from a same row. Other embodiments provide definition of spare row locations once defective row locations are known.

摘要翻译： 本发明的实施例提供了一种可编程逻辑器件（“PLD”），其包括适于经由第一或第二交错垂直线选择性路由信号的冗余架构。 其他实施例提供用于确定路由选择的配置逻辑和程序。 其他实施例提供从相同行驱动的垂直线的近似分组。 其他实施例提供了一旦有缺陷的行位置是已知的备用行位置的定义。

公开(公告)号：US08191025B1

公开(公告)日：2012-05-29

申请号：US12552214

申请日：2009-09-01

申请人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Mo Yi ,  Chris Lane

发明人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Mo Yi ,  Chris Lane

IPC分类号： G06F17/50 ,  G06F9/00 ,  G06F15/177 ,  H03K19/00 ,  H01L25/00

CPC分类号： H03K19/17764 ,  H03K19/17736

摘要： An embodiment of the present invention provides a programmable logic device (“PLD”) including a redundancy architecture adapted to selective route signals via first or second staggered vertical lines. Other embodiments provide configuration logic and programs for determining routing selections. Other embodiments provide proximate grouping of vertical lines driven from a same row. Other embodiments provide definition of spare row locations once defective row locations are known.

摘要翻译： 本发明的实施例提供了一种可编程逻辑器件（“PLD”），其包括适于经由第一或第二交错垂直线选择性路由信号的冗余架构。 其他实施例提供用于确定路由选择的配置逻辑和程序。 其他实施例提供从相同行驱动的垂直线的近似分组。 其他实施例提供了一旦有缺陷的行位置是已知的备用行位置的定义。

公开(公告)号：US07180324B2

公开(公告)日：2007-02-20

申请号：US10856434

申请日：2004-05-28

申请人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Mo Yi ,  Chris Lane

发明人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Mo Yi ,  Chris Lane

IPC分类号： H03K19/003

CPC分类号： H03K19/17764 ,  H03K19/17736

摘要： An embodiment of the present invention provides a programmable logic device (“PLD”) including a redundancy architecture adapted to selective route signals via first or second staggered vertical lines. Other embodiments provide configuration logic and programs for determining routing selections. Other embodiments provide proximate grouping of vertical lines driven from a same row. Other embodiments provide definition of spare row locations once defective row locations are known.

摘要翻译： 本发明的实施例提供了一种可编程逻辑器件（“PLD”），其包括适于经由第一或第二交错垂直线选择性路由信号的冗余架构。 其他实施例提供用于确定路由选择的配置逻辑和程序。 其他实施例提供从相同行驱动的垂直线的近似分组。 其他实施例提供了一旦有缺陷的行位置是已知的备用行位置的定义。

公开(公告)号：US20050264318A1

公开(公告)日：2005-12-01

申请号：US10856434

申请日：2004-05-28

申请人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Yi ,  Chris Lane

发明人： Michael Chan ,  Paul Leventis ,  David Lewis ,  Ketan Zaveri ,  Hyun Yi ,  Chris Lane

IPC分类号： H03K19/177

CPC分类号： H03K19/17764 ,  H03K19/17736

摘要： An embodiment of the present invention provides a programmable logic device (“PLD”) including a redundancy architecture adapted to selective route signals via first or second staggered vertical lines. Other embodiments provide configuration logic and programs for determining routing selections. Other embodiments provide proximate grouping of vertical lines driven from a same row. Other embodiments provide definition of spare row locations once defective row locations are known.

摘要翻译： 本发明的实施例提供了一种可编程逻辑器件（“PLD”），其包括适于经由第一或第二交错垂直线选择性路由信号的冗余架构。 其他实施例提供用于确定路由选择的配置逻辑和程序。 其他实施例提供从相同行驱动的垂直线的近似分组。 其他实施例提供了一旦有缺陷的行位置是已知的备用行位置的定义。

公开(公告)号：US20070011578A1

公开(公告)日：2007-01-11

申请号：US11407519

申请日：2006-04-19

申请人： David Lewis ,  Robert Blake ,  Richard Cliff ,  Srinivas Reddy

发明人： David Lewis ,  Robert Blake ,  Richard Cliff ,  Srinivas Reddy

IPC分类号： G11C29/00

CPC分类号： G11C29/42 ,  G06F11/1008 ,  G11C29/52

摘要： A device reduces false positive memory error detections by using a masking unit and sensitivity mask data to exclude unused portions of the memory from the error detection computations. A device includes an error detection unit to read data from the memory and verify data integrity. The sensitivity mask data indicates unused portions of the memory. Unused portions of the memory may correspond with configuration data for unused portions of a programmable device. Each bit of the sensitivity mask data may indicate the usage of one or more bits of the data from the memory. In response to the mask data, the masking unit sets data from the unused portions of the memory to values that do not change the result of the error detection computations. This prevents any errors in data from the unused portions of the memory from raising an error signal.

摘要翻译： 设备通过使用掩蔽单元和灵敏度掩码数据来减少假阳性存储器错误检测，以从错误检测计算中排除存储器的未使用部分。 一种设备包括一个错误检测单元，用于从存储器读取数据并验证数据完整性。 灵敏度掩码数据指示存储器的未使用部分。 存储器的未使用部分可以对应于可编程设备的未使用部分的配置数据。 灵敏度掩码数据的每一位可以指示来自存储器的数据的一位或多位的使用。 响应于掩模数据，掩蔽单元将来自存储器的未使用部分的数据设置为不改变错误检测计算结果的值。 这防止来自存储器的未使用部分的数据中的任何错误引起错误信号。

公开(公告)号：US06965249B2

公开(公告)日：2005-11-15

申请号：US10159581

申请日：2002-05-30

申请人： Christopher Lane ,  Ketan Zaveri ,  Hyun Yi ,  Giles Powell ,  Paul Leventis ,  David Jefferson ,  David Lewis ,  Triet Nguyen ,  Vikram Santurkar ,  Michael Chan ,  Andy Lee ,  Brian Johnson ,  David Cashman

发明人： Christopher Lane ,  Ketan Zaveri ,  Hyun Yi ,  Giles Powell ,  Paul Leventis ,  David Jefferson ,  David Lewis ,  Triet Nguyen ,  Vikram Santurkar ,  Michael Chan ,  Andy Lee ,  Brian Johnson ,  David Cashman

IPC分类号： H01L21/82 ,  H03K19/177

CPC分类号： H03K19/17764 ,  H03K19/17736 ,  H03K19/17744

摘要： A programmable logic device and associated method is provided with repairable regions. In one aspect, general routing interconnect lines are segmented within repairable regions. In another aspect, IO bus lines and associated circuitry are provided that accommodate redundancy in a staggered segmented architecture. In another aspect, a dedicated routing architecture between particular logic regions accommodates shifting to define and utilize repairable regions. Principles of other aspects are illustrated and described in the context of several exemplary embodiments of aspects of the invention.

摘要翻译： 可编程逻辑器件和相关方法提供有可修复区域。 在一个方面，一般布线互连线在可修复区域内被分段。 在另一方面，提供IO总线线路和相关电路，其适应交错分段结构中的冗余。 在另一方面，特定逻辑区域之间的专用路由架构适应移位以限定和利用可修复区域。 在本发明的方面的几个示例性实施例的上下文中示出和描述了其它方面的原理。

公开(公告)号：US20070040577A1

公开(公告)日：2007-02-22

申请号：US11204570

申请日：2005-08-16

申请人： David Lewis ,  Vaughn Betz ,  Paul Leventis ,  Christopher Lane ,  Andy Lee ,  Jeffrey Watt ,  Timothy Vanderhoek

发明人： David Lewis ,  Vaughn Betz ,  Paul Leventis ,  Christopher Lane ,  Andy Lee ,  Jeffrey Watt ,  Timothy Vanderhoek

IPC分类号： H03K19/177

CPC分类号： G06F17/5081 ,  G06F17/5077 ,  H03K19/17784

摘要： A programmable logic device (PLD) includes first and second circuits. The first and second circuits are part of a user's design to be implemented using the PLD's resources. The first circuit is powered by a first supply voltage. The second circuit is powered by a second supply voltage. At least one of the first and second supply voltages is determined by a PLD computer-aided design (CAD) flow used to implement the user's design in the PLD.

摘要翻译： 可编程逻辑器件（PLD）包括第一和第二电路。 第一和第二电路是使用PLD资源实现的用户设计的一部分。 第一个电路由第一个电源供电。 第二电路由第二电源供电。 第一和第二电源电压中的至少一个由用于在PLD中实现用户设计的PLD计算机辅助设计（CAD）流确定。

公开(公告)号：US07391236B2

公开(公告)日：2008-06-24

申请号：US11320253

申请日：2005-12-27

申请人： David Lewis ,  Paul Leventis ,  Vaughn Betz ,  Thomas Yau-Tsun Wong ,  Andy Lee ,  Philip Pan

发明人： David Lewis ,  Paul Leventis ,  Vaughn Betz ,  Thomas Yau-Tsun Wong ,  Andy Lee ,  Philip Pan

IPC分类号： H03K19/177

CPC分类号： G11C7/1045 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/1776

摘要： Circuitry for facilitating the use of the memory elements in the look-up tables (“LUTs”) of a field programmable gate array (“FPGA”) as user-accessible, distributed RAM. For example, a register associated with a LUT and that is not needed in the read data path in user RAM mode can be used to register data for writing in user RAM mode. As another example, an otherwise unneeded register associated with a LUT can be used to provide a synchronous read address signal for user RAM mode. Several other features are shown for similarly facilitating user RAM mode with minimal (if any) additional circuitry being required in the FPGA.

公开(公告)号：US07304499B1

公开(公告)日：2007-12-04

申请号：US11454815

申请日：2006-06-16

申请人： David Lewis ,  Paul Leventis ,  Vaughn Betz

发明人： David Lewis ,  Paul Leventis ,  Vaughn Betz

IPC分类号： G06F7/38 ,  H03K19/177

CPC分类号： H03K19/1776 ,  H03K19/17736

摘要： Distributed random access memory in a programmable logic device uses configuration RAM bits as bits of the distributed RAM. A single write path is used to provide both configuration data and user write data. Selection circuitry, such as a multiplexer, is used to determine whether the single write path carries configuration data or user write data. In another aspect of the invention, the configuration RAM bits are used as to construct a shift register by adding pass transistors to chain the configuration RAM bits together, and clocking alternate pass transistors with two clocks 180° out of phase with one another.

摘要翻译： 可编程逻辑器件中的分布式随机存取存储器使用配置RAM位作为分布式RAM的位。 单个写入路径用于提供配置数据和用户写入数据。 选择电路，例如多路复用器，用于确定单个写入路径是否携带配置数据或用户写入数据。 在本发明的另一方面，配置RAM位用于构造移位寄存器，通过添加传输晶体管将配置RAM位链连接在一起，并且以彼此相位180°异相的两个时钟计​​时交替传输晶体管。