公开(公告)号：US20140281206A1

公开(公告)日：2014-09-18

申请号：US14132987

申请日：2013-12-18

申请人： John H. Crawford ,  Brian S. Morris ,  Sreenivas Mandava ,  Raj K. Ramanujan

发明人： John H. Crawford ,  Brian S. Morris ,  Sreenivas Mandava ,  Raj K. Ramanujan

IPC分类号： G11C11/406

CPC分类号： G11C7/02 ,  G06F13/1636 ,  G11C11/406 ,  G11C11/40611 ,  Y02D10/14

摘要： Examples are disclosed for probabilistic dynamic random access memory (DRAM) row repair. In some examples, using a row hammer limit for DRAM and a maximum activation rate for the DRAM a probabilistic row hammer detection value may be determined. The probabilistic row hammer detection value may then be used such that a probability is acceptably low that a given activation to an aggressor row of the DRAM causes the row hammer limit to be exceeded before a scheduled row refresh is performed on one or more victim rows associated with the aggressor row. Other examples are described and claimed.

摘要翻译： 公开了用于概率动态随机存取存储器（DRAM）行修复的示例。 在一些示例中，使用DRAM的行敲击限制和DRAM的最大激活率可以确定概率行锤检测值。 然后可以使用概率行锤检测值，使得概率可接受地低，以致对DRAM的侵入行进行给定的激活导致在对一个或多个受害行进行相关联的执行调度的行刷新之前超过行敲击限制 与侵略者行。 其他的例子被描述和要求保护。

公开(公告)号：US07937709B2

公开(公告)日：2011-05-03

申请号：US11026207

申请日：2004-12-29

申请人： Sailesh Kottapalli ,  John H. Crawford

发明人： Sailesh Kottapalli ,  John H. Crawford

IPC分类号： G06F9/46 ,  G06F9/44

CPC分类号： G06F9/522 ,  G06F9/52 ,  G06F12/084 ,  G06F12/0842 ,  G06F12/0857

摘要： In one embodiment, the present invention includes a method of assigning a location within a shared variable for each of multiple threads and writing a value to a corresponding location to indicate that the corresponding thread has reached a barrier. In such manner, when all the threads have reached the barrier, synchronization is established. In some embodiments, the shared variable may be stored in a cache accessible by the multiple threads. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括为多个线程中的每个线程分配共享变量内的位置并将值写入相应位置以指示相应线程已经达到屏障的方法。 以这种方式，当所有线程都到达障碍物时，建立同步。 在一些实施例中，共享变量可以存储在可由多个线程访问的高速缓存中。 描述和要求保护其他实施例。

公开(公告)号：US20110055493A1

公开(公告)日：2011-03-03

申请号：US12943314

申请日：2010-11-10

申请人： Sailesh Kottapalli ,  John H. Crawford ,  Kushagra Vaid

发明人： Sailesh Kottapalli ,  John H. Crawford ,  Kushagra Vaid

IPC分类号： G06F12/14

CPC分类号： G06F9/528 ,  G06F9/3834 ,  G06F9/544

摘要： The apparatus and method described herein are for handling shared memory accesses between multiple processors utilizing lock-free synchronization through transactional-execution. A transaction demarcated in software is speculatively executed. During execution invalidating remote accesses/requests to addresses loaded from and to be written to shared memory are tracked by a transaction buffer. If an invalidating access is encountered, the transaction is re-executed. After a pre-determined number of times re-executing the transaction, the transaction may be re-executed non-speculatively with locks/semaphores.

摘要翻译： 本文描述的装置和方法用于通过事务执行来处理利用无锁同步的多个处理器之间的共享存储器访问。 在软件中划分的事务被推测执行。 在执行期间，无效远程访问/请求到从共享存储器加载并被写入到共享存储器的地址由事务缓冲器跟踪。 如果遇到无效访问，则重新执行该事务。 在重新执行事务的预定次数之后，可以非推测地用锁/信号量重新执行事务。

公开(公告)号：US07607048B2

公开(公告)日：2009-10-20

申请号：US11026633

申请日：2004-12-30

申请人： Ugonna C. Echeruo ,  George Z. Chrysos ,  John H. Crawford ,  Shubhendu S. Mukherjee

发明人： Ugonna C. Echeruo ,  George Z. Chrysos ,  John H. Crawford ,  Shubhendu S. Mukherjee

IPC分类号： G06F11/00

CPC分类号： G06F12/1027 ,  G06F2212/1032 ,  G06F2212/652 ,  H04L1/0063

摘要： A method and apparatus for protecting a TLB's VPN from soft errors is described. On a TLB lookup, the incoming virtual address is used to CAM the TLB VPN. In parallel with this CAM operation, parity is computed on the incoming virtual address for the possible page sizes supported by the processor. If a matching VPN is found in the TLB, its payload is read out. The encoded page size is used to select which of the set of pre-computed virtual address parity to compare with the stored parity bit in the TLB entry. This has the advantage of removing the computation of parity on the TLB VPN from the critical path of the TLB lookup. Instead it is now in the TLB fill path.

摘要翻译： 描述了一种用于保护TLB的VPN免受软错误的方法和装置。 在TLB查找中，传入的虚拟地址用于CAM TLB VPN。 与该CAM操作并行，对于处理器支持的可能的页面大小，对传入的虚拟地址计算奇偶校验。 如果在TLB中找到匹配的VPN，则读出其有效载荷。 编码的页面大小用于选择预先计算的虚拟地址奇偶校验中的哪一个与TLB条目中存储的奇偶校验位进行比较。 这具有从TLB查找的关键路径去除TLB VPN上的奇偶校验的计算的优点。 相反，它现在在TLB填充路径中。

公开(公告)号：US5321836A

公开(公告)日：1994-06-14

申请号：US506211

申请日：1990-04-09

申请人： John H. Crawford ,  Paul S. Ries

发明人： John H. Crawford ,  Paul S. Ries

IPC分类号： G06F12/10 ,  G06F12/14

CPC分类号： G06F12/1027 ,  G06F12/145

摘要： Microprocessor architecture for an address translation unit which provides two levels of memory management is described. Segmentation registers and an associated segmentation table in main memory provide a first level of memory management which includes attribute bits used for protection, priority, etc. A page cache memory and an associated page directory and page table in main memory provide a second level of management with independent protection on a page level.

摘要翻译： 描述了提供两级存储器管理的地址转换单元的微处理器架构。 主存储器中的分段寄存器和相关联的分段表提供了第一级存储器管理，其包括用于保护，优先级等的属性位。主存储器中的页面高速缓存存储器和关联的页目录和页表提供第二级管理 具有页面级别的独立保护。

公开(公告)号：US5255378A

公开(公告)日：1993-10-19

申请号：US981943

申请日：1992-11-24

申请人： John H. Crawford ,  Edward T. Grochowski

发明人： John H. Crawford ,  Edward T. Grochowski

IPC分类号： G06F12/08 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F12/0879

摘要： An improved method of transferring burst data in a microprocessor is described. The improvement lies in the burst ordering of the data items to be referenced. The original address is selected as the data item that the user initially wants to access. Subsequent addresses in the burst are generated according to a mathematical algorithm. The algorithm generates the remaining addresses as a function of the internal bus width, the external memory/bus line size and the original address. Using the burst sequence of the present invention, memories/buses of different widths can be smoothly coupled to a microprocessor having a fixed CPU bus size (e.g., 32 bits).

摘要翻译： 描述了一种在微处理器中传送突发数据的改进方法。 改进在于要引用的数据项的突发排序。 原始地址被选择为用户最初要访问的数据项。 突发中的后续地址根据数学算法生成。 该算法根据内部总线宽度，外部存储器/总线大小和原始地址生成剩余的地址。 使用本发明的脉冲序列，可以将具有不同宽度的存储器/总线平滑地耦合到具有固定CPU总线大小（例如，32位）的微处理器。

公开(公告)号：US20140281647A1

公开(公告)日：2014-09-18

申请号：US13976789

申请日：2012-05-14

申请人： Devadatta V. Bodas ,  John H. Crawford

发明人： Devadatta V. Bodas ,  John H. Crawford

IPC分类号： G06F1/32 ,  G06F1/26

CPC分类号： G06F1/3206 ,  G06F1/26 ,  G06F1/3203 ,  G06F9/5094 ,  Y02D10/22

摘要： A method and system for managing the operation of a computing system are described herein. The method includes determining a number of workloads on the computing system. The method also includes determining a number of performance-power states for each workload and a corresponding performance range and power consumption range for each performance-power state. The method further includes managing performance and power consumption of the computing system based on the performance-power states.

摘要翻译： 本文描述了用于管理计算系统的操作的方法和系统。 该方法包括确定计算系统上的多个工作负载。 该方法还包括为每个工作负载确定多个性能功率状态，以及为每个性能功率状态确定相应的性能范围和功耗范围。 该方法还包括基于性能 - 功率状态管理计算系统的性能和功耗。

公开(公告)号：US20140192605A1

公开(公告)日：2014-07-10

申请号：US13761385

申请日：2013-02-07

申请人： John H. Crawford ,  Suneeta Sah

发明人： John H. Crawford ,  Suneeta Sah

IPC分类号： G11C7/00

CPC分类号： G06F3/0613 ,  G06F3/0658 ,  G06F3/0659 ,  G06F3/0673 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/4076

摘要： Apparatus, systems, and methods to manage memory refresh operations are described. In one embodiment, an electronic device comprises a processor and memory controller logic to determine a memory refresh frequency for a memory system and transmit refresh commands to a refresh control logic in at least one memory bank coupled to the memory controller according to the memory refresh frequency. Other embodiments are also disclosed and claimed.

摘要翻译： 描述了管理存储器刷新操作的装置，系统和方法。 在一个实施例中，电子设备包括处理器和存储器控制器逻辑，用于确定存储器系统的存储器刷新频率，并且根据存储器刷新频率向连接到存储器控制器的至少一个存储器组中的刷新控制逻辑发送刷新命令 。 还公开并要求保护其他实施例。

公开(公告)号：US08458412B2

公开(公告)日：2013-06-04

申请号：US13168171

申请日：2011-06-24

申请人： Sailesh Kottapalli ,  John H. Crawford ,  Kushagra Vaid

发明人： Sailesh Kottapalli ,  John H. Crawford ,  Kushagra Vaid

IPC分类号： G06F12/00

CPC分类号： G06F9/528 ,  G06F9/3834 ,  G06F9/544

摘要： The apparatus and method described herein are for handling shared memory accesses between multiple processors utilizing lock-free synchronization through transactional-execution. A transaction demarcated in software is speculatively executed. During execution invalidating remote accesses/requests to addresses loaded from and to be written to shared memory are tracked by a transaction buffer. If an invalidating access is encountered, the transaction is re-executed. After a pre-determined number of times re-executing the transaction, the transaction may be re-executed non-speculatively with locks/semaphores.

摘要翻译： 本文描述的装置和方法用于通过事务执行来处理利用无锁同步的多个处理器之间的共享存储器访问。 在软件中划分的事务被推测执行。 在执行期间，无效远程访问/请求到从共享存储器加载并被写入到共享存储器的地址由事务缓冲器跟踪。 如果遇到无效访问，则重新执行该事务。 在重新执行事务的预定次数之后，可以非推测地用锁/信号量重新执行事务。

公开(公告)号：US08176266B2

公开(公告)日：2012-05-08

申请号：US12943314

申请日：2010-11-10

申请人： Sailesh Kottapalli ,  John H. Crawford ,  Kushagra Vaid

发明人： Sailesh Kottapalli ,  John H. Crawford ,  Kushagra Vaid

IPC分类号： G06F12/00

CPC分类号： G06F9/528 ,  G06F9/3834 ,  G06F9/544

摘要： The apparatus and method described herein are for handling shared memory accesses between multiple processors utilizing lock-free synchronization through transactional-execution. A transaction demarcated in software is speculatively executed. During execution invalidating remote accesses/requests to addresses loaded from and to be written to shared memory are tracked by a transaction buffer. If an invalidating access is encountered, the transaction is re-executed. After a pre-determined number of times re-executing the transaction, the transaction may be re-executed non-speculatively with locks/semaphores.

摘要翻译： 本文描述的装置和方法用于通过事务执行来处理利用无锁同步的多个处理器之间的共享存储器访问。 在软件中划分的事务被推测执行。 在执行期间，无效远程访问/请求到从共享存储器加载并被写入到共享存储器的地址由事务缓冲器跟踪。 如果遇到无效访问，则重新执行该事务。 在重新执行事务的预定次数之后，可以非推测地用锁/信号量重新执行事务。