公开(公告)号：US6025231A

公开(公告)日：2000-02-15

申请号：US25678

申请日：1998-02-18

申请人： Louis N. Hutter ,  John P. Erdeljac ,  James R. Todd

发明人： Louis N. Hutter ,  John P. Erdeljac ,  James R. Todd

IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/7835 ,  H01L29/0615 ,  H01L29/1083 ,  H01L29/42368

摘要： A method for fabricating a self-aligned DMOS transistor is provided. The method includes forming a passivation layer (18, 68) on an oxide layer (16, 66) of a substrate (12, 56). The oxide layer (16, 66) is then removed from the surface of the substrate (12, 56) where it is exposed through the passivation layer (18, 68). A reduced surface field region (36, 74) is then formed where the surface of the substrate (12, 56) is exposed through the passivation layer (18, 68). An oxide layer (38, 80) is then formed on the reduced surface field region (36, 74).

摘要翻译： 提供一种制造自对准DMOS晶体管的方法。 该方法包括在衬底（12,56）的氧化物层（16,66）上形成钝化层（18,68）。 然后从衬底（12,56）的表面去除氧化物层（16,66），在衬底的表面上暴露于钝化层（18,68）。 然后形成还原表面场区（36,74），其中衬底（12,56）的表面通过钝化层（18,68）暴露。 然后在还原表面场区域（36,74）上形成氧化物层（38,80）。

公开(公告)号：US07618870B2

公开(公告)日：2009-11-17

申请号：US12357653

申请日：2009-01-22

申请人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

发明人： Shanjen Pan ,  Sameer Pendharkar ,  James R. Todd

IPC分类号： H01L21/336

CPC分类号： H01L29/0847 ,  H01L21/266 ,  H01L27/0623 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835 ,  H01L2029/42388

摘要： The present invention provides, in one embodiment, a transistor (100). The transistor (100) comprises a doped semiconductor substrate (105) and a gate structure (110) over the semiconductor substrate (105), the gate structure (110) having a gate corner (125). The transistor (100) also includes a drain-extended well (115) surrounded by the doped semiconductor substrate (105). The drain-extended well (115) has an opposite dopant type as the doped semiconductor substrate (105). The drain-extended well (115) also has a low-doped region (145) between high-doped regions (150), wherein an edge of the low-doped region (155) is substantially coincident with a perimeter (140) defined by the gate corner (125). Other embodiments of the present invention include a method of manufacturing a transistor (200) and an integrated circuit (300).

摘要翻译： 本发明在一个实施例中提供一种晶体管（100）。 晶体管（100）包括半导体衬底（105）上方的掺杂半导体衬底（105）和栅极结构（110），栅极结构（110）具有栅极拐角（125）。 晶体管（100）还包括由掺杂半导体衬底（105）围绕的漏极扩展阱（115）。 漏极扩展阱（115）具有与掺杂半导体衬底（105）相反的掺杂剂类型。 漏极扩展阱（115）还在高掺杂区域（150）之间具有低掺杂区域（145），其中低掺杂区域（155）的边缘基本上与由 门角（125）。 本发明的其他实施例包括制造晶体管（200）和集成电路（300）的方法。

公开(公告)号：US07112480B2

公开(公告)日：2006-09-26

申请号：US11187472

申请日：2005-07-22

申请人： Shanjen Pan ,  James R. Todd ,  Sameer Pendharkar

发明人： Shanjen Pan ,  James R. Todd ,  Sameer Pendharkar

IPC分类号： H01L21/8238

CPC分类号： H01L29/7833 ,  H01L21/823418 ,  H01L21/823814 ,  H01L27/088 ,  H01L27/0922

摘要： A CMOS integrated circuit (15A-B-C) includes both relatively low-power (124, 126) and high-power (132, 134) CMOS transistors on the same chip. A 20V, relatively high-power PMOS device (134) includes a heavily doped N-well drain region (70). A 20V, relatively high-power NMOS device (132) includes heavily doped P-type buried layers (76, 78) underneath the source (94) and drain regions (96) and spanning the gap between the P-well gate (90F) and adjacent P-well isolation regions (46, 50).

摘要翻译： CMOS集成电路（15A-B-C）包括同一芯片上的相对低功率（124,126）和大功率（132,134）CMOS晶体管。 20V，相对高功率的PMOS器件（134）包括重掺杂的N阱漏极区（70）。 20V，相对高功率的NMOS器件（132）包括在源极（94）和漏极区（96）下面的重掺杂的P型掩埋层（76,78），并跨越P阱栅极（90°F）之间的间隙 ）和相邻的P阱隔离区（46,50）。

公开(公告)号：US5539237A

公开(公告)日：1996-07-23

申请号：US432732

申请日：1995-05-02

申请人： James R. Todd ,  Joe R. Trogolo ,  Andrew Marshall ,  Eric G. Soenen

发明人： James R. Todd ,  Joe R. Trogolo ,  Andrew Marshall ,  Eric G. Soenen

IPC分类号： H01L29/872 ,  H01L29/06 ,  H01L29/47 ,  H01L31/108 ,  H01L31/07

CPC分类号： H01L29/0619 ,  Y10S148/139 ,  Y10S148/146

摘要： A Schottky diode circuit 20 is formed on a semiconductor layer 24. A conductive contact 36 on the surface of the semiconductor layer 24 forms a Schottky barrier 40 at the junction of the conductive contact 36 and the semiconductor layer 24. A guard ring 26 in the semiconductor layer 24 is adjacent to the Schottky barrier 40 and is separated from the conductive contact 36 by a portion of the semiconductor layer 24. No direct electrical path exists between the guard ring 26 and the conductive contact 36.

摘要翻译： 肖特基二极管电路20形成在半导体层24上。在半导体层24的表面上的导电接触36在导电接触36和半导体层24的接合处形成肖特基势垒40.一个保护环26 半导体层24与肖特基势垒40相邻，并且通过半导体层24的一部分与导电接触36分离。保护环26和导电接触36之间不存在直接的电路径。

公开(公告)号：US5418185A

公开(公告)日：1995-05-23

申请号：US6911

申请日：1993-01-21

申请人： James R. Todd ,  Joe R. Trogolo ,  Andrew Marshall ,  Eric G. Soenen

发明人： James R. Todd ,  Joe R. Trogolo ,  Andrew Marshall ,  Eric G. Soenen

IPC分类号： H01L29/872 ,  H01L29/06 ,  H01L29/47 ,  H01L31/108 ,  H01L21/22

CPC分类号： H01L29/0619 ,  Y10S148/139 ,  Y10S148/146

摘要： A Schottky diode circuit 20 is formed on a semiconductor layer 24. A conductive contact 36 on the surface of the semiconductor layer 24 forms a Schottky barrier 40 at the junction of the conductive contact 36 and the semiconductor layer 24. A guard ring 26 in the semiconductor layer 24 is adjacent to the Schottky barrier 40 and is separated from the conductive contact 36 by a portion of the semiconductor layer 24. No direct electrical path exists between the guard ring 26 and the conductive contact 36.

摘要翻译： 肖特基二极管电路20形成在半导体层24上。在半导体层24的表面上的导电接触36在导电接触36和半导体层24的接合处形成肖特基势垒40.一个保护环26 半导体层24与肖特基势垒40相邻，并且通过半导体层24的一部分与导电接触36分离。保护环26和导电接触36之间不存在直接的电路径。

公开(公告)号：US5119162A

公开(公告)日：1992-06-02

申请号：US454811

申请日：1989-12-19

申请人： James R. Todd ,  David R. Cotton ,  Taylor R. Efland ,  John K. Lee ,  Roy C. Jones, III

发明人： James R. Todd ,  David R. Cotton ,  Taylor R. Efland ,  John K. Lee ,  Roy C. Jones, III

IPC分类号： H01L27/04 ,  H01L21/336 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8249 ,  H01L27/02 ,  H01L27/06 ,  H01L29/78

CPC分类号： H01L29/66712 ,  H01L21/823456 ,  H01L21/8249 ,  H01L27/0255 ,  H01L27/0623 ,  H01L29/7802 ,  H01L29/7809

摘要： Methods and circuits of integrated DMOS, CMOS, NPN, and PNP devices include self-aligned DMOS (411) with increased breakdown voltage and ruggedness for recovery from transients including additional Zener diodes (402/474).

摘要翻译： 集成DMOS，CMOS，NPN和PNP器件的方法和电路包括具有增加的击穿电压的自对准DMOS（411）和用于从包括额外的齐纳二极管（402/474）的瞬态恢复的耐用性。