公开(公告)号：US6072724A

公开(公告)日：2000-06-06

申请号：US902275

申请日：1997-07-29

申请人： Hirokazu Yamazaki

发明人： Hirokazu Yamazaki

IPC分类号： G11C16/06 ,  G11C11/56 ,  G11C16/28 ,  H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： G11C11/5621 ,  G11C11/5635 ,  G11C11/5642 ,  G11C16/28 ,  G11C2211/5634

摘要： Disclosed is an art making it possible that, in a reference cell circuit for outputting a plurality of different reference level signals, even if the number of transistors serving as reference cells and each having a floating gate increases, the time required for setting channel currents of the transistors will not increase. The floating gates of a plurality of transistors for generating different reference signal levels are connected in common so that the channel currents of all the transistors can be set simultaneously. The transistors have the channel lengths thereof, channel widths thereof, or both of them made different. The channel currents of the transistors are therefore mutually different. An error in all reference levels dependent on a manufacturing process is compensated for by adjusting an amount of charge to be injected into the floating gates.

摘要翻译： 公开了一种技术，即使在用作输出多个不同的参考电平信号的参考单元电路中，即使用作参考单元的晶体管的数量并且每个具有浮动栅极的晶体管数量增加，也可能需要将沟道电流设置为 晶体管不会增加。 用于产生不同参考信号电平的多个晶体管的浮动栅极共同连接，使得可以同时设置所有晶体管的沟道电流。 晶体管的沟道长度，沟道宽度或两者都不相同。 因此，晶体管的沟道电流是相互不同的。 依赖于制造过程的所有参考等级的误差通过调整要注入到浮动栅极的电荷量得到补偿。

公开(公告)号：US5592427A

公开(公告)日：1997-01-07

申请号：US463636

申请日：1995-06-06

申请人： Sinsuke Kumakura ,  Hirokazu Yamazaki ,  Hisayoshi Watanabe ,  Yasushi Kasa

发明人： Sinsuke Kumakura ,  Hirokazu Yamazaki ,  Hisayoshi Watanabe ,  Yasushi Kasa

IPC分类号： G01R31/28 ,  G11C5/14 ,  G11C7/06 ,  G11C16/06 ,  G11C17/00 ,  G11C29/00 ,  G11C29/02 ,  G11C29/24 ,  G11C29/44 ,  G11C29/50 ,  H01L21/8247 ,  H01L27/115 ,  G11C7/00

CPC分类号： G11C29/021 ,  G11C29/02 ,  G11C29/24 ,  G11C29/44 ,  G11C29/50 ,  G11C29/50004 ,  G11C29/50016 ,  G11C5/14 ,  G11C5/143 ,  G11C7/062 ,  G11C16/04 ,  G11C2029/5006

摘要： An object of the present invention is to provide a semiconductor device that permits easy and efficient testing. A nonvolatile semiconductor memory comprises word lines WLi and bit lines BLi, a memory cell matrix 17 consisting of nonvolatile memory cells Cij, a sense amplifier 15, a write/erase timing circuit 9 for performing timing control necessary for write and erase operations, and a status register 2 for storing the operating state of the memory at the completion of the operation of the circuit 9, wherein there are provided, outside the address of the memory cell matrix 17, two kinds of dummy cells, D1, D2, D3, . . . , whose values are fixed to different values that induce different outputs from the sense amplifier 15. A pass condition or a fail condition is generated by accessing the dummy cells.

摘要翻译： 本发明的目的是提供一种能够容易且有效地进行测试的半导体器件。 非易失性半导体存储器包括字线WLi和位线BLi，由非易失性存储单元Cij组成的存储单元矩阵17，读出放大器15，用于执行写和擦除操作所需的定时控制的写/擦除定时电路9，以及 状态寄存器2，用于在电路9的操作完成时存储存储器的操作状态，其中在存储单元矩阵17的地址之外提供两种虚拟单元D1，D2，D3。 。 。 ，其值固定为从感测放大器15引起不同输出的不同值。通过访问虚拟单元来产生通过条件或失败条件。

公开(公告)号：US5469394A

公开(公告)日：1995-11-21

申请号：US365847

申请日：1994-12-29

申请人： Sinsuke Kumakura ,  Hirokazu Yamazaki ,  Hisayoshi Watanabe ,  Yasushi Kasa

发明人： Sinsuke Kumakura ,  Hirokazu Yamazaki ,  Hisayoshi Watanabe ,  Yasushi Kasa

IPC分类号： G01R31/28 ,  G11C5/14 ,  G11C7/06 ,  G11C16/06 ,  G11C17/00 ,  G11C29/00 ,  G11C29/02 ,  G11C29/24 ,  G11C29/44 ,  G11C29/50 ,  H01L21/8247 ,  H01L27/115 ,  G11C7/00 ,  G01R31/26 ,  H01L21/66

CPC分类号： G11C29/021 ,  G11C29/02 ,  G11C29/24 ,  G11C29/44 ,  G11C29/50 ,  G11C29/50004 ,  G11C29/50016 ,  G11C5/14 ,  G11C5/143 ,  G11C7/062 ,  G11C16/04 ,  G11C2029/5006

摘要： An object of the present invention is to provide a semiconductor device that permits easy and efficient testing. A nonvolatile semiconductor memory comprises word lines WLi and bit lines BLi, a memory cell matrix 17 consisting of nonvolatile memory cells Cij, a sense amplifier 15, a write/erase timing circuit 9 for performing timing control necessary for write and erase operations, and a status register 2 for storing the operating state of the memory at the completion of the operation of the circuit 9, wherein there are provided, outside the address of the memory cell matrix 17, two kinds of dummy cells, D1, D2, D3, . . . , whose values are fixed to different values that induce different outputs from the sense amplifier 15. A pass condition or a fail condition is generated by accessing the dummy cells.

摘要翻译： 本发明的目的是提供一种能够容易且有效地进行测试的半导体器件。 非易失性半导体存储器包括字线WLi和位线BLi，由非易失性存储单元Cij组成的存储单元矩阵17，读出放大器15，用于执行写和擦除操作所需的定时控制的写/擦除定时电路9，以及 状态寄存器2，用于在电路9的操作完成时存储存储器的操作状态，其中在存储单元矩阵17的地址之外提供两种虚拟单元D1，D2，D3。 。 。 ，其值固定为从感测放大器15引起不同输出的不同值。通过访问虚拟单元来产生通过条件或失败条件。

公开(公告)号：US5469381A

公开(公告)日：1995-11-21

申请号：US949236

申请日：1992-11-16

申请人： Hirokazu Yamazaki

发明人： Hirokazu Yamazaki

IPC分类号： G11C17/00 ,  G11C7/12 ,  G11C16/04 ,  G11C16/10 ,  G11C16/26 ,  G11C29/00 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C11/34

CPC分类号： G11C29/82 ,  G11C16/0441 ,  G11C16/10 ,  G11C16/26 ,  G11C7/12

摘要： A semiconductor memory having a non-volatile semiconductor memory cell, wherein the depletion of electrons from the semiconductor memory cell takes place in conjunction with the depletion of electrons from a load transistor so that a voltage difference between each threshold voltage can be maintained at the same level, and a writing operation is performed in a configuration where the load transistor of the non-volatile semiconductor memory cell is equipped with, like the non-volatile semiconductor memory cell, a floating gate, so that an initially stored memory content of the semiconductor memory cell can be read out.

摘要翻译： PCT No.PCT / JP92 / 00323 Sec。 371日期：1992年11月16日 102（e）日期1992年11月16日PCT 1991年3月18日PCT公布。 第WO92 / 16946号公报 日期：1992年1月10日。具有非易失性半导体存储单元的半导体存储器，其中来自半导体存储单元的电子的耗尽结合来自负载晶体管的电子的耗尽，使得每个阈值之间的电压差 可以将电压维持在相同的电平，并且在非易失性半导体存储单元的负载晶体管像非易失性半导体存储单元一样配置浮动栅极的配置中进行写入操作，使得 可以读出半导体存储单元的初始存储的存储器内容。