公开(公告)号：US07386643B2

公开(公告)日：2008-06-10

申请号：US10970015

申请日：2004-10-21

申请人： Sin S. Tan ,  Stanley S. Kulick ,  Rajesh S. Pamujula

发明人： Sin S. Tan ,  Stanley S. Kulick ,  Rajesh S. Pamujula

IPC分类号： G06F3/00 ,  G06F9/26 ,  G06F9/30

CPC分类号： G06F12/0835

摘要： A forwarding device compares a first address from a first coherent input/output (I/O) transaction with an address from at least one processor-issued transaction to determine if an address conflict exists. The forwarding device completes a first processor-issued transaction of the at least one processor-issued transaction if the address conflict exists and rejects the first coherent I/O transaction. The forwarding device holds remaining processor transactions of the at least one processor-issued transaction that have an address conflict with the first address of the first coherent I/O transaction. The forwarding device transmits the first coherent I/O transaction to an external I/O device, waits for the first coherent I/O transaction to return from the external I/O device, and completes the first coherent I/O transaction. The forwarding device releases the remaining processor transactions once the first coherent I/O transaction has been completed.

摘要翻译： 转发设备将来自第一相干输入/输出（I / O）事务的第一地址与来自至少一个处理器发出的事务的地址进行比较，以确定是否存在地址冲突。 如果地址冲突存在并且拒绝第一个相干I / O事务，则转发设备完成所述至少一个处理器发布的交易的第一处理器发出的交易。 所述转发设备保持所述至少一个处理器发布的交易的剩余处理器事务，其具有与所述第一相干I / O事务的第一地址冲突的地址。 转发设备将第一个相干I / O事务发送到外部I / O设备，等待第一个相干I / O事务从外部I / O设备返回，并完成第一个相干I / O事务。 一旦完成了第一个相干I / O事务，转发设备将释放剩余的处理器事务。

公开(公告)号：US07886174B2

公开(公告)日：2011-02-08

申请号：US11769414

申请日：2007-06-27

申请人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

发明人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

IPC分类号： G06F1/12 ,  G06F13/42 ,  H04L5/00 ,  H04L7/00

CPC分类号： G06F13/1689

摘要： An apparatus and method are disclosed. In one embodiment, the apparatus trains a memory link using a signal alignment unit. The signal alignment unit aligns a read data strobe signal that is transmitted on the link with the center of a read data eye transmitted on the link. Next, the signal alignment unit aligns a receive enable signal that is transmitted on the link with the absolute time that data returns the data lines of the link a column address strobe signal is sent to the memory coupled to the link. Next, the signal alignment unit aligns a write data strobe signal transmitted on the link with the link's clock signal. Finally, the signal alignment unit aligns the center of the write data eye transmitted on the link with the write data strobe transmitted on the link.

摘要翻译： 公开了一种装置和方法。 在一个实施例中，该装置使用信号对准单元来训练存储器链路。 信号对准单元将在链路上发送的读数据选通信号与在链路上发送的读数据眼的中心对齐。 接下来，信号对准单元使在链路上发送的接收使能信号与数据将链路数据线的数据线返回给连接到链路的存储器的列地址选通信号发送的绝对时间对齐。 接下来，信号对准单元将在链路上发送的写数据选通信号与链路的时钟信号对齐。 最后，信号对准单元将在链路上发送的写入数据眼睛的中心与链路上发送的写数据选通脉冲对齐。

公开(公告)号：US20090006776A1

公开(公告)日：2009-01-01

申请号：US11769414

申请日：2007-06-27

申请人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

发明人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

IPC分类号： G06F12/00

CPC分类号： G06F13/1689

摘要： An apparatus and method are disclosed. In one embodiment, the apparatus trains a memory link using a signal alignment unit. The signal alignment unit aligns a read data strobe signal that is transmitted on the link with the center of a read data eye transmitted on the link. Next, the signal alignment unit aligns a receive enable signal that is transmitted on the link with the absolute time that data returns the data lines of the link a column address strobe signal is sent to the memory coupled to the link. Next, the signal alignment unit aligns a write data strobe signal transmitted on the link with the link's clock signal. Finally, the signal alignment unit aligns the center of the write data eye transmitted on the link with the write data strobe transmitted on the link.

摘要翻译： 公开了一种装置和方法。 在一个实施例中，该装置使用信号对准单元来训练存储器链路。 信号对准单元将在链路上发送的读数据选通信号与在链路上发送的读数据眼的中心对齐。 接下来，信号对准单元使在链路上发送的接收使能信号与数据将链路数据线的数据线返回给连接到链路的存储器的列地址选通信号发送的绝对时间对齐。 接下来，信号对准单元将在链路上发送的写数据选通信号与链路的时钟信号对齐。 最后，信号对准单元将在链路上发送的写入数据眼睛的中心与链路上发送的写数据选通脉冲对齐。

公开(公告)号：US07047374B2

公开(公告)日：2006-05-16

申请号：US10358745

申请日：2003-02-05

申请人： Suneeta Sah ,  Stanley S. Kulick ,  Varin Udompanyanan ,  Chitra Natarajan ,  Hrishikesh S. Pai

发明人： Suneeta Sah ,  Stanley S. Kulick ,  Varin Udompanyanan ,  Chitra Natarajan ,  Hrishikesh S. Pai

IPC分类号： G06F12/00

CPC分类号： G06F12/0813 ,  G06F12/082 ,  G06F12/0862

摘要： Memory bandwidth may be enhanced by reordering read and write requests to memory. A read queue can hold multiple read requests and a write queue can hold multiple write requests. By examining the contents of the queues, the order in which the read and write requests are presented to memory may be changed to avoid or minimize page replace conflicts, DIMM turn around conflicts, and other types of conflicts that could otherwise impair the efficiency of memory operations.

公开(公告)号：US09653144B1

公开(公告)日：2017-05-16

申请号：US15195982

申请日：2016-06-28

申请人： Xiuting C. Man ,  Stanley S. Kulick

发明人： Xiuting C. Man ,  Stanley S. Kulick

IPC分类号： G11C7/04 ,  G11C11/406

CPC分类号： G11C11/40626 ,  G06F15/786 ,  G11C11/40615

摘要： Methods, systems, and apparatuses relating to package on package memory refresh and self-refresh rate management are described. In one embodiment, an apparatus includes a processor die, a dynamic memory die mounted to and overlapping the processor die, a first thermal sensor of the processor die disposed adjacent to a first hot spot from a first type of workload and a second thermal sensor of the processor die disposed adjacent to a second hot spot from a second type of workload, and a hardware control circuit of the processor die to cause a refresh of a capacitor of the dynamic memory die when either of an output of the first thermal sensor exceeds a first threshold value and an output of the second thermal sensor exceeds a second threshold value.

公开(公告)号：US09336156B2

公开(公告)日：2016-05-10

申请号：US13827271

申请日：2013-03-14

申请人： Zhongying Zhang ,  Erik G. Hallnor ,  Stanley S. Kulick ,  Jeffrey L. Miller

发明人： Zhongying Zhang ,  Erik G. Hallnor ,  Stanley S. Kulick ,  Jeffrey L. Miller

IPC分类号： G06F12/08

CPC分类号： G06F12/0891 ,  G06F12/0804 ,  G06F12/0815 ,  G06F12/0826 ,  G06F12/0864 ,  G06F12/0895 ,  G06F2212/60

摘要： A processing device and method for cache control including tracking updates to the line state of a cache superline are described. In response to a request pertaining to a superline, a cache controller of the processing device can perform one or more read-modify-write (RMW) operations to (a) a line state vector of a line state array and (b) a counter of the line state array. Based on a determination that one or more requests to the superline have completed, the line state vector from the line state array can be written to a tag array. The cache controller can track pending line state updates to a superline outside of the tag array, and a line state update can occur in the cache controller, rather than awaiting completion of all outstanding operations on a superline. Updates to multiple line states can be maintained simultaneously, and up-to-date ECCs computed.

摘要翻译： 描述了用于高速缓存控制的处理设备和方法，包括跟踪对高速缓存超线程的线路状态的更新。 响应于与超级线相关的请求，处理设备的高速缓存控制器可以执行一个或多个读 - 修改 - 写入（RMW）操作，以（a）线状态阵列的线状态向量和（b）计数器 的行状态数组。 基于对超线程的一个或多个请求已经完成的确定，来自线状态阵列的线状态向量可以被写入标签阵列。 高速缓存控制器可以跟踪到标签阵列之外的超级线路的待处理线路状态更新，并且线路状态更新可能发生在高速缓存控制器中，而不是等待完成超级线上所有未完成的操作。 可以同时维护对多行状态的更新，并计算最新的ECC。

公开(公告)号：US20140281251A1

公开(公告)日：2014-09-18

申请号：US13827271

申请日：2013-03-14

申请人： Zhongying Zhang ,  Erik G. Hallnor ,  Stanley S. Kulick ,  Jeffrey L. Miller

发明人： Zhongying Zhang ,  Erik G. Hallnor ,  Stanley S. Kulick ,  Jeffrey L. Miller

IPC分类号： G06F12/08

CPC分类号： G06F12/0891 ,  G06F12/0804 ,  G06F12/0815 ,  G06F12/0826 ,  G06F12/0864 ,  G06F12/0895 ,  G06F2212/60

摘要： Technologies for tracking updates to the line state of a cache superline are described. In response to a request pertaining to a superline, one or more read-modify-write (RMW) operations to (a) a line state vector of a line state array and (b) a counter of the line state array can be performed. Based on a determination that one or more requests to the superline have completed, the line state vector from the line state array can be written to a tag array.

摘要翻译： 描述了用于跟踪对高速缓存超级线路的线路状态的更新的技术。 响应于关于超级线的请求，可以执行一个或多个读 - 修改 - 写入（RMW）操作，以（a）线状态阵列的线状态向量和（b）行状态阵列的计数器。 基于对超线程的一个或多个请求已经完成的确定，来自线状态阵列的线状态向量可以被写入标签阵列。

公开(公告)号：US20090125786A1

公开(公告)日：2009-05-14

申请号：US12354037

申请日：2009-01-15

申请人： James W. Alexander ,  Thomas J. Holman ,  Mark A. Heap ,  Stanley S. Kulick

发明人： James W. Alexander ,  Thomas J. Holman ,  Mark A. Heap ,  Stanley S. Kulick

IPC分类号： G11C29/04 ,  G06F11/07 ,  G06F11/22

CPC分类号： G11C29/42 ,  G11C11/401 ,  G11C2029/0409

摘要： According to one embodiment a computer system is disclosed. The computer system includes memory. The memory includes two or more rows, where each row has a plurality of memory devices. The computer system also includes a chipset. The chipset includes a detection/correction circuit to detect single and double symbol errors and correct single symbol errors for each memory row, and markers to maintain a log of errors within each memory row.

摘要翻译： 根据一个实施例，公开了一种计算机系统。 计算机系统包括内存。 存储器包括两行或更多行，其中每行具有多个存储器件。 计算机系统还包括芯片组。 该芯片组包括一个检测/校正电路，用于检测单个和双重符号错误，并纠正每个存储器行的单个符号错误，以及标记以维护每个存储器行内的错误日志。

公开(公告)号：US06832268B2

公开(公告)日：2004-12-14

申请号：US10324863

申请日：2002-12-19

申请人： Sin S. Tan ,  Stanley S. Kulick ,  Rajesh S. Pamujula

发明人： Sin S. Tan ,  Stanley S. Kulick ,  Rajesh S. Pamujula

IPC分类号： G06F300

CPC分类号： G06F12/0835

摘要： A forwarding device compares a first address from a first coherent input/output (I/O) transaction with an address from at least one processor-issued transaction to determine if an address conflict exists. The forwarding device completes a first processor-issued transaction of the at least one processor-issued transaction if the address conflict exists and rejects the first coherent I/O transaction. The forwarding device holds remaining processor transactions of the at least one processor-issued transaction that have an address conflict with the first address of the first coherent I/O transaction. The forwarding device transmits the first coherent I/O transaction to an external I/O device, waits for the first coherent I/O transaction to return from the external I/O device, and completes the first coherent I/O transaction. The forwarding device releases the remaining processor transactions once the first coherent I/O transaction has been completed.

摘要翻译： 转发设备将来自第一相干输入/输出（I / O）事务的第一地址与来自至少一个处理器发出的事务的地址进行比较，以确定是否存在地址冲突。 如果地址冲突存在并且拒绝第一个相干I / O事务，则转发设备完成所述至少一个处理器发布的交易的第一处理器发出的交易。 所述转发设备保持所述至少一个处理器发布的交易的剩余处理器事务，其具有与所述第一相干I / O事务的第一地址冲突的地址。 转发设备将第一个相干I / O事务发送到外部I / O设备，等待第一个相干I / O事务从外部I / O设备返回，并完成第一个相干I / O事务。 一旦完成了第一个相干I / O事务，转发设备将释放剩余的处理器事务。

公开(公告)号：US06813665B2

公开(公告)日：2004-11-02

申请号：US09962720

申请日：2001-09-21

申请人： Linda J. Rankin ,  Stanley S. Kulick ,  Michael Cekleov

发明人： Linda J. Rankin ,  Stanley S. Kulick ,  Michael Cekleov

IPC分类号： G06F950

CPC分类号： G06F13/24

摘要： An interrupt method, system, and/or medium may comprise generating a load balancing value that helps balance servicing of interrupts among processors.

摘要翻译： 中断方法，系统和/或介质可以包括生成有助于平衡处理器之间的中断的服务的负载平衡值。