公开(公告)号：US09280194B2

公开(公告)日：2016-03-08

申请号：US13532743

申请日：2012-06-25

申请人： Neven M. Abou Gazala ,  James W. Alexander ,  Devadatta V. Bodas

发明人： Neven M. Abou Gazala ,  James W. Alexander ,  Devadatta V. Bodas

IPC分类号： G06F1/26 ,  G06F1/32 ,  G06F13/38 ,  G06F11/14 ,  H04L12/40 ,  G06F11/34 ,  G06F13/40 ,  G06F13/16 ,  H04L12/24 ,  H04B5/00 ,  G06F12/08

CPC分类号： G06F1/3262 ,  G06F1/32 ,  G06F1/3206 ,  G06F1/3253 ,  G06F1/3278 ,  G06F11/1423 ,  G06F11/349 ,  G06F12/0831 ,  G06F13/1678 ,  G06F13/38 ,  G06F13/4018 ,  G06F13/4027 ,  G06F2213/0062 ,  H04B5/0031 ,  H04L12/4013 ,  H04L41/0896 ,  Y02D10/151 ,  Y02D10/157

摘要： Described herein are embodiments of an apparatus configured for dynamic link width modulation, a system including an apparatus configured for dynamic link width modulation, a method for dynamic link width modulation, and computer-readable media having instructions that, if executed by one or more processors, cause an apparatus to perform a dynamic link width modulation method. An apparatus configured for dynamic link width modulation may include a first counter for determining a length of a queue of packets at a source of a link, a second counter for determining a rate of utilization of the link, and a power control unit configured to modify a width of the link based at least in part on the length of the queue and the rate of utilization. Other embodiments may be described and/or claimed.

摘要翻译： 这里描述的是被配置用于动态链路宽度调制的装置的实施例，包括被配置用于动态链路宽度调制的装置的系统，用于动态链路宽度调制的方法，以及具有指令的计算机可读介质，所述指令如果由一个或多个处理器 使得设备执行动态链路宽度调制方法。 配置用于动态链路宽度调制的装置可以包括用于确定链路源的分组队列的长度的第一计数器，用于确定链路利用率的第二计数器，以及配置为修改链路的功率控制单元 链路的宽度至少部分地基于队列的长度和利用率。 可以描述和/或要求保护其他实施例。

公开(公告)号：US09195404B2

公开(公告)日：2015-11-24

申请号：US14109534

申请日：2013-12-17

申请人： James W. Alexander ,  Devadatta V. Bodas ,  Muralidhar Rajappa ,  Ramkumar Nagappan ,  Andy Hoffman

发明人： James W. Alexander ,  Devadatta V. Bodas ,  Muralidhar Rajappa ,  Ramkumar Nagappan ,  Andy Hoffman

IPC分类号： G06F3/06 ,  G06F12/14

CPC分类号： G06F3/065 ,  G06F3/0614 ,  G06F3/0622 ,  G06F3/0673 ,  G06F12/0223 ,  G06F12/0804 ,  G06F12/14 ,  G06F12/1425 ,  G06F21/74 ,  G06F21/79 ,  G06F2212/1024

摘要： Mechanisms for exposing a protected memory address are provided. A processing device may store a data value at a protected memory address. The protected memory address may be a control register or a status register. The processing device may identify a mirror relationship between the protected memory address and an unprotected memory address and copy the data value from the protected memory address to the unprotected memory address. The unprotected memory address may be directly accessible via an external interface.

摘要翻译： 提供暴露受保护的存储器地址的机制。 处理设备可以将数据值存储在受保护的存储器地址处。 受保护的存储器地址可以是控制寄存器或状态寄存器。 处理设备可以识别受保护的存储器地址和未受保护的存储器地址之间的镜像关系，并将数据值从受保护的存储器地址复制到未受保护的存储器地址。 未受保护的存储器地址可以通过外部接口直接访问。

公开(公告)号：US20130145197A1

公开(公告)日：2013-06-06

申请号：US13741532

申请日：2013-01-15

申请人： James W. Alexander ,  Kuljit S. Bains ,  Howard S. David

发明人： James W. Alexander ,  Kuljit S. Bains ,  Howard S. David

IPC分类号： G06F1/04

CPC分类号： G06F1/04 ,  G11C7/1045 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076

摘要： A method and system to improve the operations of a registered memory module. In one embodiment of the invention, the registered memory module allows asynchronous read and write operations when a clock circuit in the registered memory module is being activated. In another embodiment of the invention, the registered memory module allows enabling or disabling of its clock circuit without any interruption of its operation. When the clock circuit in the registered memory module is disabled, the power consumption of the registered memory module can be reduced. In yet another embodiment of the invention, the registered memory module is allowed to enter or exit an asynchronous operation mode without entering or exiting a self-refresh or pre-charge power down operation mode of the registered memory module.

摘要翻译： 一种改善注册内存模块操作的方法和系统。 在本发明的一个实施例中，当登记的存储器模块中的时钟电路被激活时，所登记的存储器模块允许异步读取和写入操作。 在本发明的另一个实施例中，登记的存储器模块允许其时钟电路的启用或禁用，而不会中断其操作。 当注册的存储器模块中的时钟电路被禁用时，可以减少注册的存储器模块的功耗。 在本发明的另一实施例中，允许登记的存储器模块进入或退出异步操作模式，而不进入或退出已注册存储器模块的自刷新或预充电掉电操作模式。

公开(公告)号：US08438410B2

公开(公告)日：2013-05-07

申请号：US12821867

申请日：2010-06-23

申请人： Howard S. David ,  Ulf R. Hanebutte ,  Eugene Gorbatov ,  James W. Alexander ,  Suneeta Sah

发明人： Howard S. David ,  Ulf R. Hanebutte ,  Eugene Gorbatov ,  James W. Alexander ,  Suneeta Sah

IPC分类号： G06F1/26 ,  G06F13/00

CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/14 ,  Y02D10/172

摘要： Described herein are techniques for dynamic memory frequency/voltage scaling to augment existing memory power management techniques and further improve memory power efficiency. Each operating point is defined as an operational state for the memory.

摘要翻译： 这里描述了用于动态存储器频率/电压缩放以增加现有存储器功率管理技术并进一步提高存储器功率效率的技术。 每个操作点被定义为存储器的操作状态。

公开(公告)号：US07941618B2

公开(公告)日：2011-05-10

申请号：US12202088

申请日：2008-08-29

申请人： James W. Alexander ,  Rajat Agarwal ,  Bruce A. Christenson ,  Kai Cheng

发明人： James W. Alexander ,  Rajat Agarwal ,  Bruce A. Christenson ,  Kai Cheng

IPC分类号： G06F12/16

CPC分类号： G06F13/4234 ,  G06F13/1673

摘要： A memory controller uses a scheme to retire two entries from a replay queue due to a single non-error response. Advantageously, entries in a replay queue may be retired earlier than conventional systems, minimizing the size of the replay queue.

摘要翻译： 内存控制器使用一种方案来从重放队列中退出两个条目，这是由于单个无错误的响应。 有利地，重放队列中的条目可以比常规系统更早地退出，从而最小化重播队列的大小。

公开(公告)号：US07885914B2

公开(公告)日：2011-02-08

申请号：US11965955

申请日：2007-12-28

申请人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner

发明人： James W. Alexander ,  Son H. Lam ,  Devadatta V. Bodas ,  Krishna Kant ,  Kai Cheng ,  Ian M. Steiner

IPC分类号： G06N5/02

CPC分类号： G06N5/02

摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for rank coordination. In some embodiments, a host includes rank coordination logic. The rank coordination logic may include performance measurement logic to measure a performance of a memory channel and dwell period control logic to select a length of a dwell period based, at least in part, on the performance of the memory channel. Other embodiments are described and claimed.

摘要翻译： 本发明的实施例一般涉及用于秩协调的系统，方法和装置。 在一些实施例中，主机包括秩协调逻辑。 秩协调逻辑可以包括性能测量逻辑，以至少部分地基于存储器通道的性能来测量存储器通道的性能和停留周期控制逻辑以选择驻留时间的长度。 描述和要求保护其他实施例。

公开(公告)号：US20100257398A1

公开(公告)日：2010-10-07

申请号：US12417534

申请日：2009-04-02

申请人： James W. Alexander ,  Kuljit S. Bains ,  Howard S. David

发明人： James W. Alexander ,  Kuljit S. Bains ,  Howard S. David

IPC分类号： G06F1/12

CPC分类号： G06F1/04 ,  G11C7/1045 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076

摘要： A method and system to improve the operations of a registered memory module. In one embodiment of the invention, the registered memory module allows asynchronous read and write operations when a clock circuit in the registered memory module is being activated. In another embodiment of the invention, the registered memory module allows enabling or disabling of its clock circuit without any interruption of its operation. When the clock circuit in the registered memory module is disabled, the power consumption of the registered memory module can be reduced. In yet another embodiment of the invention, the registered memory module is allowed to enter or exit an asynchronous operation mode without entering or exiting a self-refresh or pre-charge power down operation mode of the registered memory module.

摘要翻译： 一种改善注册内存模块操作的方法和系统。 在本发明的一个实施例中，当登记的存储器模块中的时钟电路被激活时，所登记的存储器模块允许异步读取和写入操作。 在本发明的另一个实施例中，登记的存储器模块允许其时钟电路的启用或禁用，而不会中断其操作。 当注册的存储器模块中的时钟电路被禁用时，可以减少注册的存储器模块的功耗。 在本发明的另一实施例中，允许登记的存储器模块进入或退出异步操作模式，而不进入或退出已注册存储器模块的自刷新或预充电掉电操作模式。

公开(公告)号：US20090249097A1

公开(公告)日：2009-10-01

申请号：US12059994

申请日：2008-03-31

申请人： Son H. Lam ,  James W. Alexander

发明人： Son H. Lam ,  James W. Alexander

IPC分类号： G06F1/00

CPC分类号： G11C7/02 ,  G11C5/144 ,  G11C7/1045 ,  G11C7/1066 ,  G11C7/22

摘要： Methods and apparatus relating to optimization of performance and/or power consumption during memory power down state are described. In an embodiment, a memory controller may include logic to cause one or more ranks of a DIMM to enter a clock enable slow mode. Other embodiments are also described.

摘要翻译： 描述与存储器掉电状态期间性能和/或功耗优化有关的方法和装置。 在一个实施例中，存储器控制器可以包括使DIMM的一个或多个等级进入时钟使能慢速模式的逻辑。 还描述了其它实施例。

公开(公告)号：US20090172441A1

公开(公告)日：2009-07-02

申请号：US11967912

申请日：2007-12-31

申请人： Krishna Kant ,  James W. Alexander

发明人： Krishna Kant ,  James W. Alexander

IPC分类号： G06F1/00

CPC分类号： G06F1/3228

摘要： In some embodiments, estimating a duration of an idle period gap of a lower power state of a resource by exponentially smoothing successive idle period gaps. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，通过指数平滑连续的空闲周期间隙来估计资源的较低功率状态的空闲周期间隔的持续时间。 描述和要求保护其他实施例。

公开(公告)号：US20080005378A1

公开(公告)日：2008-01-03

申请号：US11437592

申请日：2006-05-19

申请人： James W. Alexander ,  Rajat Agarwal

发明人： James W. Alexander ,  Rajat Agarwal

IPC分类号： G06F3/00

CPC分类号： G06F13/405

摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for chipset determinism to improve validation. In some embodiments, an integrated circuit synchronously receives one or more requests from a processor interconnect, exchanges the requests across an asynchronous interface, and releases a corresponding one or more responses to the processor interconnect on synchronous, deterministic time boundaries with respect to a specified deterministic event.

摘要翻译： 本发明的实施例一般涉及用于改进验证的芯片组确定性的系统，方法和装置。 在一些实施例中，集成电路同步地从处理器互连接收一个或多个请求，通过异步接口交换请求，并且在相对于指定的确定性的同步，确定性时间边界上释放对处理器互连的对应的一个或多个响应 事件。