公开(公告)号：US20080185688A1

公开(公告)日：2008-08-07

申请号：US11969888

申请日：2008-01-05

申请人： Andreas Kuesel ,  Julie Aunis ,  Winfried Kamp

发明人： Andreas Kuesel ,  Julie Aunis ,  Winfried Kamp

IPC分类号： H01L29/06 ,  G06F17/50

CPC分类号： G06F17/5072

摘要： Various methods for determining a layout of an integrated circuit are described. For example, a method is described comprising determining a layout of an integrated circuit comprising a plurality of functional cells, wherein a maximum extent of each of the cells in a first direction is identical and wherein an outer boundary of a first cell of the plurality of cells forms a first polygon with at least five corner points; and storing data representing the layout on a computer-readable medium. Integrated circuits in accordance with the layout are also described.

摘要翻译： 描述用于确定集成电路的布局的各种方法。 例如，描述了一种方法，其包括确定包括多个功能单元的集成电路的布局，其中第一方向上的每个单元的最大范围是相同的，并且其中多个单元的第一单元的外边界 细胞形成具有至少五个角点的第一多边形; 以及将表示所述布局的数据存储在计算机可读介质上。 还描述了根据布局的集成电路。

公开(公告)号：US07876893B2

公开(公告)日：2011-01-25

申请号：US11462144

申请日：2006-08-03

申请人： Antoine Degrendel ,  Winfried Kamp ,  Manfred Roth ,  Thomas Kodytek

发明人： Antoine Degrendel ,  Winfried Kamp ,  Manfred Roth ,  Thomas Kodytek

IPC分类号： H04L9/28

CPC分类号： H03K19/0948 ,  G06F7/00 ,  G06F21/755 ,  G06F2207/7238 ,  G06F2207/7266

摘要： A logic circuit for calculating an encrypted dual-rail result operand from encrypted dual-rail input operands according to a combination rule includes inputs for receiving the input operands and an output for outputting the encrypted result operand. Each operand may comprise a first logic state or a second logic state. The logic circuit comprises a first logic stage connected between the inputs and an intermediate node and a second logic stage connected between the intermediate node and the output. The logic stages are formed to calculate the first or second logic state of the encrypted result operand from the input operands according to the combination rule and to maintain or change exactly once the logic state of the encrypted result operand, independently of an order of arrival of the encrypted input operands, depending on the combination rule, in order to impress the calculated first logic state or second logic state on the output.

摘要翻译： 用于根据组合规则从加密的双轨输入操作数计算加密的双轨结果操作数的逻辑电路包括用于接收输入操作数的输入和用于输出加密结果操作数的输出。 每个操作数可以包括第一逻辑状态或第二逻辑状态。 逻辑电路包括连接在输入与中间节点之间的第一逻辑级和连接在中间节点与输出之间的第二逻辑级。 逻辑级被形成为根据组合规则从输入操作数计算加密结果操作数的第一或第二逻辑状态，并且只要一旦加密结果操作数的逻辑状态独立于维护或更改 加密的输入操作数，取决于组合规则，以便将计算出的第一逻辑状态或第二逻辑状态置于输出上。

公开(公告)号：US20070047292A1

公开(公告)日：2007-03-01

申请号：US11444295

申请日：2006-05-31

申请人： Joerg Berthold ,  Dieter Draxelmayr ,  Winfried Kamp ,  Michael Kund ,  Tim Schoenauer

发明人： Joerg Berthold ,  Dieter Draxelmayr ,  Winfried Kamp ,  Michael Kund ,  Tim Schoenauer

IPC分类号： G11C11/00

CPC分类号： G11C13/0011 ,  G11C13/0004 ,  G11C14/009

摘要： Nonvolatile memory cell, having a first resistor that is electrically programmable in a nonvolatile fashion, a second resistor that is electrically programmable in a nonvolatile fashion, a first leakage current reducing element connected between the first resistor and an operating potential, and a second leakage current reducing element connected between the second resistor and the operating potential.

摘要翻译： 具有以非易失性方式电可编程的第一电阻器的非易失性存储器单元，以非易失性方式电可编程的第二电阻器，连接在第一电阻器和工作电位之间的第一漏电流减少元件和第二漏电流 连接在第二电阻和工作电位之间的减少元件。

公开(公告)号：US20050204274A1

公开(公告)日：2005-09-15

申请号：US11063953

申请日：2005-02-23

申请人： Winfried Kamp ,  Siegmar Koppe

发明人： Winfried Kamp ,  Siegmar Koppe

IPC分类号： G06F11/00 ,  G06F11/10 ,  G11C29/00 ,  H03M13/00

CPC分类号： G11C15/04 ,  G06F11/1048 ,  G11C15/00 ,  G11C2029/0411

摘要： A parity checking circuit is designed for continuous parity checking of content-addressable memory cells, and is configured such that during a parity check the number of parity checking steps per data word is the same as the number of bits in the original payload data word to be stored, with the parity checking circuit being formed from four transistors of the same conductance type. The parity checking circuit has a detector, which automatically detects the change in an information state of a memory cell. The detector is in the form of an automatic state device and has a number of catch latches.

摘要翻译： 奇偶校验电路被设计用于可内容寻址存储器单元的连续奇偶校验，并且被配置为使得在奇偶校验期间，每个数据字的奇偶校验步骤的数量与原始有效载荷数据字中的位数相同 存储奇偶校验电路由相同电导型的四个晶体管形成。 奇偶校验电路具有检测器，其自动检测存储器单元的信息状态的变化。 检测器是自动状态设备的形式，并具有多个锁存器。

公开(公告)号：US07816198B2

公开(公告)日：2010-10-19

申请号：US11775504

申请日：2007-07-10

申请人： Martin Ostermayr ,  Winfried Kamp ,  Anton Huber

发明人： Martin Ostermayr ,  Winfried Kamp ,  Anton Huber

IPC分类号： H01L29/94

CPC分类号： H01L21/823807 ,  H01L27/0207 ,  H01L27/1104

摘要： A semiconductor device and method of manufacturing thereof. The semiconductor device has at least one NMOS device and at least one PMOS device provided on a substrate. An electron channel of the NMOS device is aligned with a first direction. A hole channel of the PMOS device is aligned with a different second direction that forms an acute angle with respect to the first direction.

摘要翻译： 一种半导体器件及其制造方法。 半导体器件具有至少一个NMOS器件和设置在衬底上的至少一个PMOS器件。 NMOS器件的电子通道与第一方向对准。 PMOS器件的空穴通道与形成相对于第一方向的锐角的不同的第二方向对齐。

公开(公告)号：US07158396B2

公开(公告)日：2007-01-02

申请号：US10723833

申请日：2003-11-26

申请人： Noel Hatsch ,  Winfried Kamp ,  Siegmar Köppe ,  Thomas Künemund ,  Heinz Söldner ,  Michel D'Argouges

发明人： Noel Hatsch ,  Winfried Kamp ,  Siegmar Köppe ,  Thomas Künemund ,  Heinz Söldner ,  Michel D'Argouges

IPC分类号： G11C15/00

CPC分类号： G06F7/02 ,  G06F2207/025 ,  G11C15/04

摘要： The present invention provides a CAM (content addressable memory) apparatus having: a first memory device (10) with a word line input (WL) and at least one storage node (12; 13) for storing a first bit of a data word; a second memory device (11) with a word line input (WL) and at least one storage node (14; 15) for storing a second bit of a data word; and a comparator device (16) for comparing the first and second stored bits with two precoded comparison bits fed via four inputs (20; 21; 22; 23) and for driving a hit node (17) in the event of the first stored bit corresponding to the first comparison bit and the second stored bit corresponding to the second comparison bit.

摘要翻译： 本发明提供一种CAM（内容可寻址存储器）装置，其具有：具有字线输入（WL）的第一存储器件（10）和用于存储数据字的第一位的至少一个存储节点（12; 13） 具有字线输入（WL）的第二存储器件（11）和用于存储数据字的第二位的至少一个存储节点（14; 15） 以及比较器装置（16），用于将第一和第二存储位与经由四个输入（20; 21; 22; 23）馈送的两个预编码比较位进行比较，并且用于在第一个存储位的情况下驱动命中节点（17） 对应于对应于第二比较位的第一比较位和第二存储位。

公开(公告)号：US20060235923A1

公开(公告)日：2006-10-19

申请号：US11374396

申请日：2006-03-13

申请人： Joel Hatsch ,  Winfried Kamp

发明人： Joel Hatsch ,  Winfried Kamp

IPC分类号： G06F7/50

CPC分类号： G06F7/503

摘要： A carry-ripple adder has four summing inputs for receiving four input bits having the significance w that are to be summed, three carry inputs for receiving three input carry bits having the significance w, a summation output for outputting an output summation bit having the significance w, and three carry outputs for outputting three output carry bits having the significance 2 w.

摘要翻译： 进位纹波加法器具有四个加法输入，用于接收具有要求和的有效值w的四个输入位，三个进位输入用于接收具有有效值w的三个输入进位位;一个求和输出，用于输出具有重要性的输出求和位 w和三个进位输出，用于输出具有重要性2 w的三个输出进位。

公开(公告)号：US20050212562A1

公开(公告)日：2005-09-29

申请号：US11088506

申请日：2005-03-24

申请人： Jorg Gliese ,  Winfried Kamp ,  Siegmar Koppe ,  Michael Scheppler

发明人： Jorg Gliese ,  Winfried Kamp ,  Siegmar Koppe ,  Michael Scheppler

IPC分类号： H01L21/82 ,  H01L23/52 ,  H01L23/525 ,  H01L27/10 ,  H01L27/118 ,  H03K19/096 ,  H03K19/173

CPC分类号： H03K19/1735 ,  H01L27/11807

摘要： An integrated semiconductor circuit has a regular array of logic function blocks (L) and a regular array of wiring zones (X) corresponding thereto. The wiring lines in at least one wiring layer of a wiring zone (X) are realized as line segments that are continuous within the wiring zone and are interrupted at zone boundaries. Furthermore, the semiconductor circuit comprises driver cells that surround a logic cell of the logic function block in an L-shaped manner.

摘要翻译： 集成半导体电路具有规则的逻辑功能块（L）阵列和对应于其的布线区域（X）的规则阵列。 布线区域（X）的至少一个布线层中的布线被实现为在布线区域内连续并在区域边界处中断的线段。 此外，半导体电路包括以L形方式围绕逻辑功能块的逻辑单元的驱动器单元。

公开(公告)号：US06735742B2

公开(公告)日：2004-05-11

申请号：US09864979

申请日：2001-05-24

申请人： Joel Hatsch ,  Winfried Kamp ,  Ronald Künemund ,  Eva Lackerschmid ,  Heinz Söldner

发明人： Joel Hatsch ,  Winfried Kamp ,  Ronald Künemund ,  Eva Lackerschmid ,  Heinz Söldner

IPC分类号： G06F1750

CPC分类号： G06F17/5045 ,  G06F17/5068 ,  H01L27/0207 ,  H01L27/118

摘要： A method for optimizing the layout of cells of an integrated circuit includes providing a cell-based network list with references to cell definitions with parameterizable dimensions, calculating a layout of an integrated circuit using the cell-based network list, extracting a primary network list from the layout, optimizing the component dimensions of at least some of the components of the integrated circuit using at least one predetermined optimization parameter and a simulation using the primary network list, creating an optimized secondary network list using the results of the component optimization, and automatically modifying the layout with respect to cell dimensions using a secondary network list.

摘要翻译： 一种用于优化集成电路的单元布局的方法包括：提供具有可参数化维度的单元定义的参考的基于单元的网络列表，使用基于单元的网络列表计算集成电路的布局，从 布局，使用至少一个预定的优化参数和使用主网络列表的模拟来优化集成电路的至少一些组件的组件尺寸，使用组件优化的结果创建优化的辅助网络列表，并且自动地 使用辅助网络列表修改关于单元格尺寸的布局。

公开(公告)号：US07881465B2

公开(公告)日：2011-02-01

申请号：US11461935

申请日：2006-08-02

申请人： Antoine Degrendel ,  Winfried Kamp ,  Manfred Roth

发明人： Antoine Degrendel ,  Winfried Kamp ,  Manfred Roth

IPC分类号： H04L9/28

CPC分类号： H03K19/0963 ,  G06F21/755 ,  H04L9/003 ,  H04L2209/046 ,  H04L2209/12

摘要： Circuit for calculating a logic combination of two encrypted input operands recieves first and second dual-rail signals comprising data values in a calculation cycle and precharge values in a precharge cycle, and receives a dual-rail encryption signal comprising encryption values in the calculation cycle and precharge values in the precharge cycle, and outputs a dual-rail result signal comprising encrypted result values in the calculation cycle and precharge values in the precharge cycle. The data and encrypted result values are encrypted with the encryption values of the dual-rail encryption signal according to an encryption rule. A logic circuit determines the encrypted result values according to the logic combination from the data and encryption values, and outputs the encrypted result values in the calculation cycle. A precharge circuit impresses precharge values when precharge values are sensed at a single input, or stops impressing the precharge values only when the first and second dual-rail signals comprise data values and the dual-rail encryption signal comprises encryption values.

摘要翻译： 用于计算两个加密输入操作数的逻辑组合的电路接收包括计算周期中的数据值和预充电周期中的预充电值的第一和第二双轨信号，并且接收包括计算周期中的加密值的双轨加密信号，以及 在预充电循环中预充电值，并且在计算周期中输出包括加密结果值的双轨结果信号和预充电循环中的预充电值。 数据和加密结果值根据加密规则用双轨加密信号的加密值进行加密。 逻辑电路根据来自数据和加密值的逻辑组合确定加密结果值，并在计算周期中输出加密的结果值。 当在单个输入端检测到预充电值时，预充电电路给予预充电值，或者仅当第一和第二双轨信号包括数据值并且双轨加密信号包括加密值时停止施加预充电值。