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206 条记录 (耗时 0.025 秒)

    Programmable lookup table with dual input and output terminals in RAM mode
    11.
    发明授权
    Programmable lookup table with dual input and output terminals in RAM mode 有权
    可编程查找表，具有RAM模式下的双输入和输出端子

    公开(公告)号：US07265576B1

    公开(公告)日：2007-09-04

    申请号：US11152736

    申请日：2005-06-14

    申请人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

    发明人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

    IPC分类号： H03K19/173

    CPC分类号： H03K19/1776 ,  H03K19/17728

    摘要： A programmable lookup table optionally provides two input signals and two output signals to an interconnect structure of a programmable integrated circuit when programmed to function as a random access memory (RAM). An integrated circuit includes an interconnect structure and a N-input lookup table (LUT) having input and output terminals coupled to the interconnect structure. The LUT can be configured to function as a single-bit wide RAM (e.g., a (2**N)×1 RAM) having N input address signals coupled to the interconnect structure and one output signal coupled to the interconnect structure, or as a multi-bit wide RAM (e.g., a (2**(N−1))×2 RAM) having fewer than N (e.g., N−1) input address signals coupled to the interconnect structure and at least two output signals coupled to the interconnect structure. Optionally, the LUT can also be configured as shift register logic, e.g., a 2**(N−1)-bit shift register or two 2**(N−2)-bit shift registers.

    摘要翻译： 当编程为用作随机存取存储器（RAM）时，可编程查找表可选地向可编程集成电路的互连结构提供两个输入信号和两个输出信号。 集成电路包括互连结构和具有耦合到互连结构的输入和输出端子的N输入查找表（LUT）。 LUT可以被配置为用作具有耦合到互连结构的N个输入地址信号和耦合到互连结构的一个输出信号的单位宽RAM（例如，（2 ** N）x1 RAM），或者作为 具有小于N（例如，N-1）个输入地址信号的耦合到互连结构的多位宽RAM（例如，（2 **（N-1））×2 RAM）以及耦合到互连结构的至少两个输出信号 互连结构。 可选地，LUT也可以被配置为移位寄存器逻辑，例如2 **（N-1）位移位寄存器或两个2 **（N-2）位移位寄存器。

    FPGA with a plurality of input reference voltage levels
    12.
    发明授权
    FPGA with a plurality of input reference voltage levels 有权
    FPGA具有多个输入参考电压电平

    公开(公告)号：US06448809B2

    公开(公告)日：2002-09-10

    申请号：US09924356

    申请日：2001-08-07

    申请人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

    发明人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

    IPC分类号： G06F738

    CPC分类号： H03K19/17744 ,  H03K19/00361 ,  H03K19/1778 ,  H03K19/17788

    摘要： The invention comprises an FPGA having a plurality of input reference voltages and/or output voltage supplies. In one embodiment, two or more differential amplifiers in the same configurable input buffer use different input reference voltages. According to a second aspect of the invention, the I/O pad line is configurably connected to the input reference voltage line, so that any configurable Input/Output Block (IOB) can be used to supply the input reference voltage. According to a third aspect of the invention, the reference input of an I/O is configurably connected to any of two or more input reference voltage lines. According to another aspect of the invention, a single input reference voltage and/or a single output voltage supply is applied to each IOB, with the IOBs grouped into sets. Each set of IOBs has a separate input reference voltage and/or a separate output voltage supply.

    摘要翻译： 本发明包括具有多个输入参考电压和/或输出电压源的FPGA。 在一个实施例中，同一可配置输入缓冲器中的两个或多个差分放大器使用不同的输入参考电压。 根据本发明的第二方面，I / O焊盘线可配置地连接到输入参考电压线，使得可以使用任何可配置的输入/输出块（IOB）来提供输入参考电压。 根据本发明的第三方面，I / O的参考输入可配置地连接到两个或更多个输入参考电压线中的任一个。 根据本发明的另一方面，将单个输入参考电压和/或单个输出电压电源应用于每个IOB，其中IOB被分组成组。 每组IOB具有单独的输入参考电压和/或单独的输出电压电源。

    FPGA with a plurality of I/O voltage levels
    13.
    发明授权
    FPGA with a plurality of I/O voltage levels 有权
    具有多个I / O电压电平的FPGA

    公开(公告)号：US6049227A

    公开(公告)日：2000-04-11

    申请号：US187666

    申请日：1998-11-05

    申请人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

    发明人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

    IPC分类号： G06F7/38 ,  H03K19/003 ,  H03K19/094 ,  H03K19/177 ,  H03K19/0175 ,  H03K19/082

    CPC分类号： H03K19/17744 ,  H03K19/00361 ,  H03K19/1778 ,  H03K19/17788

    摘要： The invention comprises an FPGA having a plurality of input reference voltages and/or output voltage supplies. In one embodiment, two or more differential amplifiers in the same configurable input buffer use different input reference voltages. According to a second aspect of the invention, the I/O pad line is configurably connected to the input reference voltage line, so that any configurable Input/Output Block (IOB) can be used to supply the input reference voltage. According to a third aspect of the invention, the reference input of an I/O is configurably connected to any of two or more input reference voltage lines. According to another aspect of the invention, a single input reference voltage and/or a single output voltage supply is applied to each IOB, with the IOBs grouped into sets. Each set of IOBs has a separate input reference voltage and/or a separate output voltage supply.

    摘要翻译： 本发明包括具有多个输入参考电压和/或输出电压源的FPGA。 在一个实施例中，同一可配置输入缓冲器中的两个或多个差分放大器使用不同的输入参考电压。 根据本发明的第二方面，I / O焊盘线可配置地连接到输入参考电压线，使得可以使用任何可配置的输入/输出块（IOB）来提供输入参考电压。 根据本发明的第三方面，I / O的参考输入可配置地连接到两个或更多个输入参考电压线中的任一个。 根据本发明的另一方面，将单个输入参考电压和/或单个输出电压电源应用于每个IOB，其中IOB被分组成组。 每组IOB具有单独的输入参考电压和/或单独的输出电压电源。

    Six-input look-up table for use in a field programmable gate array
    14.
    发明授权
    Six-input look-up table for use in a field programmable gate array 有权
    用于现场可编程门阵列的六输入查找表

    公开(公告)号：US07061271B1

    公开(公告)日：2006-06-13

    申请号：US10864024

    申请日：2004-06-08

    申请人： Steven P. Young ,  Venu M. Kondapalli ,  Ramakrishna K. Tanikella

    发明人： Steven P. Young ,  Venu M. Kondapalli ,  Ramakrishna K. Tanikella

    IPC分类号： G06F7/38 ,  G06F17/50 ,  H03K19/173 ,  H03K19/177 ,  H01L25/00

    CPC分类号： G06F17/5054 ,  H03K19/1737 ,  H03K19/17728 ,  H03K19/1776

    摘要： A 6-input LUT architecture includes 64 memory cells, which store 64 corresponding data values. A set of 64 transmission gates is configured to receive the 64 four data values. A first input signal is applied to the set of 64 transmission gates, thereby routing 32 of the 64 data values. A set of 32 transmission gates is coupled to receive the 32 data values routed by the set of 64 transmission gates. A second input signal is applied to the set of 32 transmission gates, thereby routing 16 of the 32 data values. A 16:1 multiplexer receives the sixteen data values routed by the set of 32 transmission gates. Third, fourth, fifth and sixth input signals are applied to the 16:1 multiplexer, thereby routing one of the 16 data values as the output of the LUT.

    摘要翻译： 6输入LUT架构包括64个存储器单元，其存储64个对应的数据值。 一组64个传输门被配置为接收64个四个数据值。 第一输入信号被施加到64个传输门的组，从而路由64个数据值中的32个。 一组32个传输门被耦合以接收由该组64个传输门路由的32个数据值。 第二输入信号被施加到32个传输门的集合，从而路由32个数据值中的16个。 16：1多路复用器接收由该组32个传输门路由的16个数据值。 第三，第四，第五和第六输入信号被施加到16：1多路复用器，从而将16个数据值中的一个作为LUT的输出。

    FPGA with a plurality of input reference voltage levels grouped into sets
    15.
    发明授权
    FPGA with a plurality of input reference voltage levels grouped into sets 有权
    FPGA具有多个输入参考电压电平分组成组

    公开(公告)号：US06204691B1

    公开(公告)日：2001-03-20

    申请号：US09569745

    申请日：2000-05-11

    申请人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

    发明人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

    IPC分类号： H03K19094

    CPC分类号： H03K19/17744 ,  H03K19/00361 ,  H03K19/1778 ,  H03K19/17788

    摘要： The invention comprises an FPGA having a plurality of input reference voltages and/or output voltage supplies. In one embodiment, two or more differential amplifiers in the same configurable input buffer use different input reference voltages. According to a second aspect of the invention, the I/O pad line is configurably connected to the input reference voltage line, so that any configurable Input/Output Block (IOB) can be used to supply the input reference voltage. According to a third aspect of the invention, the reference input of an I/O is configurably connected to any of two or more input reference voltage lines. According to another aspect of the invention, a single input reference voltage and/or a single output voltage supply is applied to each IOB, with the IOBs grouped into sets. Each set of IOBs has a separate input reference voltage and/or a separate output voltage supply.

    摘要翻译： 本发明包括具有多个输入参考电压和/或输出电压源的FPGA。 在一个实施例中，同一可配置输入缓冲器中的两个或多个差分放大器使用不同的输入参考电压。 根据本发明的第二方面，I / O焊盘线可配置地连接到输入参考电压线，使得可以使用任何可配置的输入/输出块（IOB）来提供输入参考电压。 根据本发明的第三方面，I / O的参考输入可配置地连接到两个或更多个输入参考电压线中的任一个。 根据本发明的另一方面，将单个输入参考电压和/或单个输出电压电源应用于每个IOB，其中IOB被分组成组。 每组IOB具有单独的输入参考电压和/或单独的输出电压电源。

    Programmable logic block with carry chains providing lookahead functions of different lengths
    16.
    发明授权
    Programmable logic block with carry chains providing lookahead functions of different lengths 有权
    具有进位链的可编程逻辑块提供不同长度的前瞻功能

    公开(公告)号：US07268587B1

    公开(公告)日：2007-09-11

    申请号：US11152012

    申请日：2005-06-14

    申请人： Tien Pham ,  Manoj Chirania ,  Venu M. Kondapalli ,  Steven P. Young

    发明人： Tien Pham ,  Manoj Chirania ,  Venu M. Kondapalli ,  Steven P. Young

    IPC分类号： H01L25/00 ,  H03K19/177

    CPC分类号： H03K19/17728

    摘要： A programmable logic block provides N-bit and M-bit (e.g., (N/2)-bit) lookahead functionality for carry chains traversing the logic block, N and M being integers greater than one. An exemplary programmable logic block includes four carry multiplexers that together form a 4-bit lookahead carry chain. The 4-bit lookahead carry chain also provides a 2-bit lookahead output after the second carry multiplexer. Alternatively, the last two bits of the 4-bit lookahead carry chain can be used as a 2-bit lookahead carry chain. In one embodiment, the programmable logic block also includes four function generators associated with the four carry multiplexers. Each function generator drives a select terminal of the associated carry multiplexer. The 4-bit and 2-bit carry chains can be programmably coupled to an interconnect structure of the PLD at the carry out output terminals. In some embodiments, an initialization value can also be provided to the 4-bit and 2-bit carry chains.

    摘要翻译： 可编程逻辑块为穿越逻辑块的进位链提供N位和M位（例如，（N / 2）位）前瞻功能，N和M是大于1的整数。 示例性可编程逻辑块包括四个进位多路复用器，它们一起形成4位前置进位链。 4位前置进位链还提供了第二个进位多路复用器后的2位前置输出。 或者，4位前瞻进位链的最后两位可以用作2位前瞻进位链。 在一个实施例中，可编程逻辑块还包括与四个进位多路复用器相关联的四个功能发生器。 每个功能发生器驱动相关进位多路复用器的选择端。 4位和2位进位链可以可编程地耦合到进位输出端的PLD的互连结构。 在一些实施例中，还可以向4位和2位进位链提供初始化值。

    Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets
    18.
    发明授权
    Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets 有权
    使用金属对金属电容器的存储器单元，以减少对单次事件扰乱的敏感性

    公开(公告)号：US07376000B1

    公开(公告)日：2008-05-20

    申请号：US11503694

    申请日：2006-08-14

    申请人： Martin L. Voogel ,  Steven P. Young

    发明人： Martin L. Voogel ,  Steven P. Young

    IPC分类号： G11C11/24

    CPC分类号： G11C11/4125 ,  H03K19/177

    摘要： Structures and methods of adding metal-to-metal capacitors to static memory cells to reduce susceptibility to SEUs. The addition of metal-to-metal capacitors is particularly suited to programmable logic devices (PLDs), because of the relatively large area required to implement an effective metal-to-metal capacitor, compared (for example) to the size of the static memory cell itself. The configuration memory cells of PLDs are typically placed next to other logic (e.g., the configurable elements controlled by the configuration memory cells) that can be overlain by the metal-to-metal capacitors. Therefore, metal-to-metal capacitors can be used in PLD configuration memory cells where they might be impractical in simple memory arrays. However, metal-to-metal capacitors can also be applied to integrated circuits other than PLDs.

    摘要翻译： 将金属 - 金属电容器添加到静态存储器单元中以减少对SEU的敏感性的结构和方法。 金属对金属电容器的添加特别适用于可编程逻辑器件（PLD），因为实现有效的金属对金属电容器所需的面积比较大（例如）与静态存储器的尺寸相比较 细胞本身 PLD的配置存储器单元通常放置在可被金属对金属电容器覆盖的其它逻辑（例如由配置存储器单元控制的可配置元件）旁边。 因此，可以在PLD配置存储单元中使用金属对金属电容器，其中它们在简单的存储器阵列中可能是不切实际的。 然而，金属对金属电容器也可以应用于除PLD之外的集成电路。

    PLD memory cells utilizing metal-to-metal capacitors to selectively reduce susceptibility to single event upsets
    19.
    发明授权
    PLD memory cells utilizing metal-to-metal capacitors to selectively reduce susceptibility to single event upsets 有权
    使用金属对金属电容器的PLD存储器单元来选择性地降低对单个事件扰乱的敏感性

    公开(公告)号：US07064574B1

    公开(公告)日：2006-06-20

    申请号：US10864254

    申请日：2004-06-08

    申请人： Martin L. Voogel ,  Steven P. Young

    发明人： Martin L. Voogel ,  Steven P. Young

    IPC分类号： H03K19/003

    CPC分类号： H03K19/1776 ,  H03K3/0375 ,  H03K19/17764 ,  H03K19/1778

    摘要： Structures and methods of reducing the susceptibility of programmable logic device (PLD) configuration memory cells to single event upsets (SEUs) by selectively adding metal-to-metal capacitors thereto. By adding capacitance to storage nodes in a memory cell, the susceptibility of the memory cell to SEUs is reduced. However, the performance of the memory cell also suffers. In PLD configuration memory cells, performance is not the most important factor. Therefore, for example, SEU-reducing capacitors can be selectively added to the PLD configuration memory cells while omitting the capacitors from user storage elements (e.g., block RAM) within the PLD. Thus, performance of the user storage elements is not adversely affected. Further, the use of metal-to-metal capacitors is well-suited to the configuration memory cells of a PLD, because these memory cells typically have additional area available for the capacitors above the programmable logic elements controlled by the associated configuration memory cells.

    摘要翻译： 通过选择性地向其中添加金属对金属电容器，将可编程逻辑器件（PLD）配置存储单元的易感性降低到单事件扰乱（SEU）的结构和方法。 通过向存储器单元中的存储节点增加电容，减少了存储器单元对SEU的敏感性。 然而，存储单元的性能也会受到影响。 在PLD配置存储单元中，性能不是最重要的因素。 因此，例如，可以在PLD中的用户存储元件（例如，块RAM）省略电容器的同时，将选择性地将SEU减小电容器添加到PLD配置存储单元。 因此，用户存储元件的性能不会受到不利影响。 此外，使用金属对金属电容器非常适合于PLD的配置存储器单元，因为这些存储器单元通常具有可用于由相关配置存储器单元控制的可编程逻辑元件之上的电容器的附加区域。