公开(公告)号：US07382157B1

公开(公告)日：2008-06-03

申请号：US11541986

申请日：2006-10-02

申请人： Steven P. Young ,  Ramakrishna K. Tanikella ,  Manoj Chirania ,  Venu M. Kondapalli

发明人： Steven P. Young ,  Ramakrishna K. Tanikella ,  Manoj Chirania ,  Venu M. Kondapalli

IPC分类号： H03K19/177

CPC分类号： H03K19/17736 ,  H03K17/693 ,  H03K19/17728

摘要： Interconnect driver circuits that can be used in the interconnect structures of dynamic integrated circuits (ICs) such as dynamic programmable logic devices (PLDs). An exemplary IC includes two or more logic circuits, and two or more self-resetting interconnect driver circuits coupled between the logic circuits. Each self-resetting interconnect driver circuit includes a multiplexer circuit driving a buffer circuit. In a first state, the buffer circuit drives a first value onto the output terminal of the buffer circuit. In a second state, the buffer circuit first drives a second value onto the output terminal of the buffer circuit and then returns to the first state. Several different circuits are described in detail.

摘要翻译： 互连驱动电路，可用于动态集成电路（IC）的互连结构，如动态可编程逻辑器件（PLD）。 示例性IC包括两个或多个逻辑电路和耦合在逻辑电路之间的两个或多个自复位互连驱动器电路。 每个自复位互连驱动器电路包括驱动缓冲电路的多路复用器电路。 在第一状态下，缓冲电路将第一值驱动到缓冲电路的输出端上。 在第二状态下，缓冲电路首先将第二值驱动到缓冲电路的输出端，然后返回到第一状态。 详细描述了几个不同的电路。

公开(公告)号：US07215138B1

公开(公告)日：2007-05-08

申请号：US11152590

申请日：2005-06-14

申请人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

发明人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

IPC分类号： H03K19/173

CPC分类号： H03K19/1736 ,  H03K19/17728 ,  H03K19/1776

摘要： A programmable lookup table for an integrated circuit (IC) optionally provides two input signals and two output signals to an interconnect structure of the programmable IC when programmed to function as shift register logic. According to one embodiment, an integrated circuit includes an interconnect structure and a N-input lookup table (LUT) having input and output terminals coupled to the interconnect structure, where N is a integer. The LUT can be configured to function as a (2**(N−1))-bit shift register having a shift in input signal and one output signal coupled to the interconnect structure, or as a two (2**(N−2))-bit shift registers having two shift in input signals and two output signals coupled to the interconnect structure. In some embodiments, each bit of the shift register includes two memory cells of the LUT, a first memory cell functioning as a master latch and a second memory cell functioning as a slave latch.

摘要翻译： 用于集成电路（IC）的可编程查找表可选地在编程为用作移位寄存器逻辑时提供两个输入信号和两个输出信号到可编程IC的互连结构。 根据一个实施例，集成电路包括互连结构和具有耦合到互连结构的输入和输出端子的N输入查找表（LUT），其中N是整数。 LUT可以被配置为用作具有输入信号移位和耦合到互连结构的一个输出信号的（2 **（N-1））位移位寄存器，或者作为二（2 **（N- 2）） - 具有耦合到互连结构的输入信号中的两个移位和两个输出信号的位移位寄存器。 在一些实施例中，移位寄存器的每个位包括LUT的两个存储单元，用作主锁存器的第一存储器单元和用作从锁存器的第二存储器单元。

公开(公告)号：US07385416B1

公开(公告)日：2008-06-10

申请号：US11726040

申请日：2007-03-20

申请人： Manoj Chirania ,  Martin L. Voogel

发明人： Manoj Chirania ,  Martin L. Voogel

IPC分类号： H03K19/173 ,  H03K19/177 ,  G06F7/38

CPC分类号： H03K19/17728

摘要： Circuits and methods of implementing flip-flops in dual-output lookup tables (LUTs). A flip-flop is implemented by programming a dual-output LUT to include a first function implementing a master latch and a second function implementing a slave latch. An output of the master latch is provided at a first output terminal of the LUT, and an output of the slave latch is provided at a second output terminal of the LUT. The output of the master latch (the first output of the LUT) is coupled to a first input terminal of the LUT, where it drives both the first and second functions. The output of the slave latch (the second output of the LUT) is coupled to a second input terminal of the LUT, where it drives the second function. A clock signal is provided to both first and second functions via a third input terminal of the LUT.

摘要翻译： 在双输出查找表（LUT）中实现触发器的电路和方法。 通过编程双输出LUT来实现触发器，以包括实现主锁存器的第一功能和实现从锁存器的第二功能。 主锁存器的输出被提供在LUT的第一输出端，​​并且从锁存器的输出被提供在LUT的第二输出端。 主锁存器（LUT的第一输出）的输出耦合到LUT的第一输入端，其驱动第一和第二功能。 从锁存器的输出（LUT的第二输出）耦合到LUT的第二输入端，在该第二输入端驱动第二功能。 时钟信号通过LUT的第三输入端提供给第一和第二功能。

公开(公告)号：US07378869B1

公开(公告)日：2008-05-27

申请号：US11726024

申请日：2007-03-20

申请人： Manoj Chirania ,  Martin L. Voogel

发明人： Manoj Chirania ,  Martin L. Voogel

IPC分类号： H03K19/173 ,  H03K19/177 ,  G06F7/38 ,  H01L25/00

CPC分类号： H03K19/17728

摘要： A lookup table (LUT) is programmable to function as a flip-flop. The LUT includes a plurality of memory cells, a plurality of transmission gates, and first and second logic gates. The transmission gates are coupled between the memory cells and an output terminal of the LUT to form a multiplexer circuit selecting one of a plurality of values stored in the memory cells and providing the selected value to the output terminal. First and second logic gates are included in two of the paths through the multiplexer, also providing first and second feedback paths within the LUT. These feedback paths enable the programmable implementation of first and second latches that form the flip-flop. Another subset of the memory cells can be optionally used to implement a function that drives the data input of the flip-flop.

摘要翻译： 查找表（LUT）可编程为用作触发器。 LUT包括多个存储单元，多个传输门，以及第一和第二逻辑门。 传输门被耦合在存储器单元和LUT的输出端之间，以形成多路复用器电路，其选择存储在存储单元中的多个值中的一个，并将选择的值提供给输出端。 第一和第二逻辑门被包括在通过多路复用器的两条路径中，还在LUT内提供第一和第二反馈路径。 这些反馈路径使得可编程实现形成触发器的第一和第二锁存器。 存储器单元的另一子集可以可选地用于实现驱动触发器的数据输入的功能。

公开(公告)号：US07653891B1

公开(公告)日：2010-01-26

申请号：US11710096

申请日：2007-02-23

申请人： Jason H. Anderson ,  Manoj Chirania ,  Subodh Gupta ,  Philip D. Costello

发明人： Jason H. Anderson ,  Manoj Chirania ,  Subodh Gupta ,  Philip D. Costello

IPC分类号： H03K17/693

CPC分类号： H03K19/17784 ,  H03K17/005 ,  H03K17/16 ,  H03K19/00346 ,  H03K19/1731

摘要： A method of reducing power of a circuit is described. The method includes determining at least one unused selection input associated with stages of a multiplexer tree; pulling the at least one unused selection input to a constant value; and assigning predetermined values to unused data inputs of the multiplexer tree associated with the at least one unused selection input.

摘要翻译： 描述了一种降低电路功率的方法。 该方法包括确定与复用器树的阶段相关联的至少一个未使用的选择输入; 将至少一个未使用的选择输入拉至恒定值; 以及将预定值分配给与所述至少一个未使用的选择输入相关联的多路复用器树的未使用的数据输入。

公开(公告)号：US07600204B1

公开(公告)日：2009-10-06

申请号：US11706744

申请日：2007-02-14

申请人： Manoj Chirania ,  Philip D. Costello ,  Robert I-Che Fu

发明人： Manoj Chirania ,  Philip D. Costello ,  Robert I-Che Fu

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： An apparatus and method to accurately simulate negative bias and temperature instability (NBTI) and its effect. According to a first simulation method, a simulation netlist is automatically scanned for any P-type devices that are in a conductive state after application of an initial condition. Each conductive P-type device is automatically replaced with an NBTI device model and a first simulation cycle is executed. After the first cycle, each conductive P-type device is again replaced with an NBTI model and a second simulation cycle is executed. In a second simulation method, only those P-type devices transitioning from a non-conductive state to a conductive state are automatically replaced with an NBTI model prior to each half cycle of the second simulation method. The first simulation method provides robustness, while the second simulation method provides worst case verification in less time as compared to the first simulation method.

摘要翻译： 准确模拟负偏压和温度不稳定性（NBTI）及其影响的装置和方法。 根据第一模拟方法，对于在施加初始条件之后处于导通状态的任何P型装置，自动扫描模拟网表。 每个导电P型器件都会自动替换为NBTI器件型号，并执行第一个仿真周期。 在第一周期之后，每个导电P型装置再次被替换为NBTI模型，并且执行第二模拟循环。 在第二仿真方法中，在第二仿真方法的每个半周期之前，只有从非导通状态转换到导通状态的P型器件将自动地被NBTI模型替代。 第一种模拟方法提供了鲁棒性，而第二种模拟方法与第一种模拟方法相比，在较短的时间内提供了最差的验证。

公开(公告)号：US07202697B1

公开(公告)日：2007-04-10

申请号：US11152737

申请日：2005-06-14

申请人： Venu M. Kondapalli ,  Manoj Chirania

发明人： Venu M. Kondapalli ,  Manoj Chirania

IPC分类号： H03K19/173

CPC分类号： H03K19/1776 ,  H03K19/1736 ,  H03K19/17728

摘要： A programmable logic block reduces output delay by bypassing a final slave latch when programmed to function as a shift register. The logic block includes memory cells, a multiplexer structure, and a bypass select multiplexer (BSM). The memory cells are coupled in series to form a shift register controlled by a shift clock, each bit including two paired memory cells implementing master and slave latches. Each memory cell drives an input terminal of the multiplexer structure. The BSM drives a select terminal of the multiplexer structure and selects one signal from each pair of the memory cells. The shift clock drives one data input terminal of the BSM. When in shift register mode, the shift clock simultaneously shifts a value in each master latch to the corresponding slave latch and selects a value from one of the master latches. The output path bypasses the slave latch of the selected bit.

摘要翻译： 当编程为用作移位寄存器时，可编程逻辑块通过绕过最终从锁存器来减少输出延迟。 逻辑块包括存储器单元，多路复用器结构和旁路选择多路复用器（BSM）。 存储器单元串联耦合以形成由移位时钟控制的移位寄存器，每个位包括实现主锁存器和从锁存器的两个配对存储器单元。 每个存储单元驱动多路复用器结构的输入端。 BSM驱动多路复用器结构的选择端，并从每对存储单元中选择一个信号。 移位时钟驱动BSM的一个数据输入端。 在移位寄存器模式下，移位时钟同时将每个主锁存器中的值移位到相应的从锁存器，并从其中一个主锁存器中选择一个值。 输出路径旁路所选位的从锁存器。

公开(公告)号：US07552410B1

公开(公告)日：2009-06-23

申请号：US11650153

申请日：2007-01-05

申请人： Manoj Chirania

发明人： Manoj Chirania

IPC分类号： G06F17/50

CPC分类号： G06F17/5054 ,  G06F2217/78

摘要： A method of calculating power usage of a lookup table (LUT) implemented on a programmable logic device can include determining input power usage of the LUT and determining output power usage of the LUT. The method further can include determining internal power usage of the LUT. Data rates, LUT configuration, and node capacitance information can be used in determining input, output, and internal power. A measure of power usage for the entire LUT can be provided by summing the input power usage, the output power usage, and the internal power usage.

摘要翻译： 计算在可编程逻辑器件上实现的查找表（LUT）的功率使用的方法可以包括确定LUT的输入功率使用并确定LUT的输出功率使用。 该方法还可以包括确定LUT的内部功率使用。 数据速率，LUT配置和节点电容信息可用于确定输入，输出和内部电源。 可以通过对输入功率使用，输出功率使用和内部功耗的求和来提供整个LUT的功率测量。

公开(公告)号：US07518394B1

公开(公告)日：2009-04-14

申请号：US11703862

申请日：2007-02-07

申请人： Manoj Chirania ,  Philip D. Costello

发明人： Manoj Chirania ,  Philip D. Costello

IPC分类号： H03K19/00

CPC分类号： H03K19/1776 ,  H03K19/17764

摘要： A method and apparatus is provided for the implementation of a process monitor vehicle (PMV) for memory cells. The memory cell PMV is useful in characterizing drive strength of the N-type and P-type field effect transistors (FETs) that are used to implement the memory cell. The memory cell PMV may be used, for example, to measure the amount of margin available for memory cell flips and how process variation affects the memory cell write margin. The memory cell PMV is implemented as a plurality of shift register bits interconnected as a ring oscillator, where each shift register bit is comprised of a memory cell. By adjusting the drive current for each memory cell and measuring the resultant change in oscillation frequency of the ring oscillator, information may be obtained concerning process variation and its effect on memory cell performance.

摘要翻译： 提供了一种用于实现用于存储器单元的过程监视器车辆（PMV）的方法和装置。 存储单元PMV可用于表征用于实现存储单元的N型和P型场效应晶体管（FET）的驱动强度。 存储单元PMV可以用于例如测量可用于存储器单元翻转的余量以及处理变化如何影响存储器单元写入余量。 存储单元PMV被实现为作为环形振荡器互连的多个移位寄存器位，其中每个移位寄存器位由存储单元组成。 通过调整每个存储单元的驱动电流并测量环形振荡器的振荡频率的变化，可以获得关于过程变化及其对存储单元性能的影响的信息。

公开(公告)号：US07471104B1

公开(公告)日：2008-12-30

申请号：US12059021

申请日：2008-03-31

申请人： Manoj Chirania

发明人： Manoj Chirania

IPC分类号： H03K19/173

CPC分类号： H03K19/1737

摘要： Lookup table circuits (LUTS) having multiple stages differently optimized to balance delays through the lookup table. A first multiplexing stage is optimized for a fast path from the control input to the data outputs, while a second and subsequent stage multiplexers are optimized for a fast path from data inputs to data outputs. In some embodiments, additional delay is introduced into the control inputs of the later stages, e.g., the LUT input paths with the smallest through-delays, in order to further balance the through-delays for the lookup table.

摘要翻译： 具有不同优化的多个级的查找表电路（LUTS）以通过查找表来平衡延迟。 针对从控制输入到数据输出的快速路径优化了第一复用级，而第二级和后级多路复用器针对从数据输入到数据输出的快速路径进行了优化。 在一些实施例中，为了进一步平衡用于查找表的通过延迟，附加延迟被引入后级的控制输入，例如具有最小通过延迟的LUT输入路径。