公开(公告)号：US08501626B2

公开(公告)日：2013-08-06

申请号：US12146303

申请日：2008-06-25

申请人： Wei Liu ,  Eiichi Matsusue ,  Meihua Shen ,  Shashank Deshmukh ,  Anh-Kiet Quang Phan ,  David Palagashvili ,  Michael D. Willwerth ,  Jong I. Shin ,  Barrett Finch ,  Yohei Kawase

发明人： Wei Liu ,  Eiichi Matsusue ,  Meihua Shen ,  Shashank Deshmukh ,  Anh-Kiet Quang Phan ,  David Palagashvili ,  Michael D. Willwerth ,  Jong I. Shin ,  Barrett Finch ,  Yohei Kawase

IPC分类号： H01L21/302 ,  H01L21/461 ,  C03C15/00 ,  C03C25/68

CPC分类号： H01L21/3065 ,  H01L21/28282 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/32137

摘要： Methods for etching high-k material at high temperatures are provided. In one embodiment, a method etching high-k material on a substrate may include providing a substrate having a high-k material layer disposed thereon into an etch chamber, forming a plasma from an etching gas mixture including at least a halogen containing gas into the etch chamber, maintaining a temperature of an interior surface of the etch chamber in excess of about 100 degree Celsius while etching the high-k material layer in the presence of the plasma, and maintaining a substrate temperature between about 100 degree Celsius and about 250 degrees Celsius while etching the high-k material layer in the presence of the plasma.

摘要翻译： 提供了在高温下蚀刻高k材料的方法。 在一个实施例中，在衬底上蚀刻高k材料的方法可以包括提供其上设置有高k材料层的衬底到蚀刻室中，从包括至少含卤素气体的蚀刻气体混合物形成等离子体到 蚀刻室，在蚀刻室的内部表面的温度保持超过约100摄氏度，同时在存在等离子体的同时蚀刻高k材料层，并将衬底温度保持在约100摄氏度至约250度之间 摄氏度，同时在存在等离子体的同时蚀刻高k材料层。

公开(公告)号：US08101525B2

公开(公告)日：2012-01-24

申请号：US12371085

申请日：2009-02-13

申请人： Meihua Shen ,  Noel Sun ,  Nicolas Gani ,  Han-Hsiang Chen ,  Eric Pei ,  Weimin Zeng ,  Thorsten B. Lill ,  Uday Mitra ,  Ellie Y. Yieh

发明人： Meihua Shen ,  Noel Sun ,  Nicolas Gani ,  Han-Hsiang Chen ,  Eric Pei ,  Weimin Zeng ,  Thorsten B. Lill ,  Uday Mitra ,  Ellie Y. Yieh

IPC分类号： H01L21/302 ,  H01L21/461

CPC分类号： H01L21/31122 ,  H01L21/28123 ,  H01L21/28167 ,  H01L21/31105 ,  H01L21/31111 ,  H01L21/32139 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

摘要： Methods for fabricating a semiconductor device having a lanthanum-family-based oxide layer are described. A gate stack having a lanthanum-family-based oxide layer is provided above a substrate. At least a portion of the lanthanum-family-based oxide layer is modified to form a lanthanum-family-based halide portion. The lanthanum-family-based halide portion is removed with a water vapor treatment.

摘要翻译： 描述了制造具有镧族氧化物层的半导体器件的方法。 具有镧族氧化物层的栅极叠层设置在基板的上方。 镧族氧化物层的至少一部分被改性以形成镧族卤化物部分。 用水蒸气处理除去镧族卤化物部分。

公开(公告)号：US07910488B2

公开(公告)日：2011-03-22

申请号：US11777259

申请日：2007-07-12

申请人： Nicolas Gani ,  Meihua Shen ,  Shashank Deshmukh

发明人： Nicolas Gani ,  Meihua Shen ,  Shashank Deshmukh

IPC分类号： H01L21/302

CPC分类号： H01L21/32137 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/823828 ,  H01L29/517

摘要： Methods for etching, such as for fabricating a CMOS logic gate are provided herein. In some embodiments, a method of etching includes (a) providing a substrate having a first stack and a second stack disposed thereupon, the first stack comprising a high-k dielectric layer, a metal layer formed over the high-k dielectric layer, and a first polysilicon layer formed over the metal layer, the second stack comprising a second polysilicon layer, wherein the first and second stacks are substantially equal in thickness; (b) simultaneously etching a first feature in the first polysilicon layer and a second feature in the second polysilicon layer until the metal layer in the first stack is exposed; (c) simultaneously etching the metal layer and second polysilicon layer to extend the respective first and second features into the first and second stacks; and (d) etching the high-k dielectric layer.

摘要翻译： 本文提供了用于制造CMOS逻辑门的蚀刻方法。 在一些实施例中，蚀刻方法包括（a）提供具有第一堆叠和设置在其上的第二堆叠的衬底，第一堆叠包括高k电介质层，形成在高k电介质层上的金属层，以及 形成在所述金属层上的第一多晶硅层，所述第二堆叠包括第二多晶硅层，其中所述第一和第二堆叠体的厚度基本相等; （b）同时蚀刻第一多晶硅层中的第一特征和第二多晶硅层中的第二特征，直到第一堆叠中的金属层暴露; （c）同时蚀刻金属层和第二多晶硅层以将相应的第一和第二特征延伸到第一和第二堆叠中; 和（d）蚀刻高k电介质层。

公开(公告)号：US20090221150A1

公开(公告)日：2009-09-03

申请号：US12395465

申请日：2009-02-27

申请人： Edward P. Hammond, IV ,  Jing Zou ,  Rodolfo P. Belen ,  Meihua Shen ,  Nicolas Gani ,  Andrew Nguyen ,  David Palagashvili ,  Michael D. Willwerth

发明人： Edward P. Hammond, IV ,  Jing Zou ,  Rodolfo P. Belen ,  Meihua Shen ,  Nicolas Gani ,  Andrew Nguyen ,  David Palagashvili ,  Michael D. Willwerth

IPC分类号： H01L21/3065 ,  C23F1/08

CPC分类号： H01J37/32642 ,  H01J37/321 ,  H01J37/3244 ,  H01J37/32623 ,  H01J2237/334 ,  H01L21/67069 ,  H01L21/68735

摘要： A method and apparatus are provided for plasma etching a substrate in a processing chamber. A focus ring assembly circumscribes a substrate support, providing uniform processing conditions near the edge of the substrate. The focus ring assembly comprises two rings, a first ring and a second ring, the first ring comprising quartz, and the second ring comprising monocrystalline silicon, silicon carbide, silicon nitride, silicon oxycarbide, silicon oxynitride, or combinations thereof. The second ring is disposed above the first ring near the edge of the substrate, and creates a uniform electric field and gas composition above the edge of the substrate that results in uniform etching across the substrate surface.

摘要翻译： 提供了一种用于等离子体蚀刻处理室中的衬底的方法和装置。 聚焦环组件围绕衬底支撑件，在衬底的边缘附近提供均匀的加工条件。 聚焦环组件包括两个环，第一环和第二环，第一环包括石英，第二环包括单晶硅，碳化硅，氮化硅，碳氧化硅，氮氧化硅或其组合。 第二环设置在基板边缘附近的第一环上方，并且在衬底的边缘上方产生均匀的电场和气体组成，导致穿过衬底表面的均匀蚀刻。

公开(公告)号：US20090170333A1

公开(公告)日：2009-07-02

申请号：US12325220

申请日：2008-11-30

申请人： Hiroki Sasano ,  Meihua Shen ,  Radhika Mani ,  Sunil Srinivasan ,  Daehee Weon ,  Nicolas Gani ,  Shashank Deshmukh ,  Anisul Khan

发明人： Hiroki Sasano ,  Meihua Shen ,  Radhika Mani ,  Sunil Srinivasan ,  Daehee Weon ,  Nicolas Gani ,  Shashank Deshmukh ,  Anisul Khan

IPC分类号： H01L21/302

CPC分类号： H01L21/3065 ,  H01L21/76224

摘要： Methods for fabricating one or more shallow trench isolation (STI) structures are provided herein. In some embodiments, a method for fabricating one or more shallow trench isolation (STI) structures may include providing a substrate having a patterned mask layer disposed thereon to define one or more STI structures. The substrate may be etched using a plasma formed from a process gas mixture to form one or more STI structures on the substrate, wherein the process gas mixture comprises a fluorine-containing gas and either a fluorocarbon-containing gas or a hydrofluorocarbon-containing gas.

摘要翻译： 本文提供了制造一个或多个浅沟槽隔离（STI）结构的方法。 在一些实施例中，用于制造一个或多个浅沟槽隔离（STI）结构的方法可以包括提供具有设置在其上以限定一个或多个STI结构的图案化掩模层的衬底。 可以使用由工艺气体混合物形成的等离子体来蚀刻衬底，以在衬底上形成一个或多个STI结构，其中工艺气体混合物包含含氟气体和含氟烃气体或含氢氟烃的气体。

公开(公告)号：US07504338B2

公开(公告)日：2009-03-17

申请号：US11502163

申请日：2006-08-09

申请人： Yan Du ,  Meihua Shen ,  Shashank Deshmukh

发明人： Yan Du ,  Meihua Shen ,  Shashank Deshmukh

IPC分类号： H01L21/311 ,  H01L21/302

CPC分类号： H01J37/32174 ,  H01J37/321 ,  H01L21/31116 ,  H01L21/32139

摘要： Disclosed herein is a method of pattern etching a layer of a silicon-containing dielectric material. The method employs a plasma source gas including CF4 to CHF3, where the volumetric ratio of CF4 to CHF3 is within the range of about 2:3 to about 3:1; more typically, about 1:1 to about 2:1. Etching is performed at a process chamber pressure within the range of about 4 mTorr to about 60 mTorr. The method provides a selectivity for etching a silicon-containing dielectric layer relative to photoresist of 1.5:1 or better. The method also provides an etch profile sidewall angle ranging from 88° to 92° between said etched silicon-containing dielectric layer and an underlying horizontal layer. in the semiconductor structure. The method provides a smooth sidewall when used in combination with certain photoresists which are sensitive to 193 nm radiation.

摘要翻译： 本文公开了一种图案蚀刻含硅介电材料层的方法。 该方法采用包含CF4至CHF3的等离子体源气体，其中CF 4与CHF 3的体积比在约2:3至约3:1的范围内; 更通常为约1：1至约2：1。 在约4mTorr至约60mTorr的范围内的处理室压力下进行蚀刻。 该方法提供了相对于光致抗蚀剂蚀刻含硅电介质层的选择性为1.5:1或更好。 该方法还提供了在所述被蚀刻的含硅介电层和下面的水平层之间从88°至92°的蚀刻轮廓侧壁角。 在半导体结构中。 当与某些对193nm辐射敏感的光致抗蚀剂组合使用时，该方法提供了平滑的侧壁。

公开(公告)号：US20090017633A1

公开(公告)日：2009-01-15

申请号：US11777259

申请日：2007-07-12

申请人： NICOLAS GANI ,  Meihua Shen ,  Shashank Deshmukh

发明人： NICOLAS GANI ,  Meihua Shen ,  Shashank Deshmukh

IPC分类号： H01L21/302

CPC分类号： H01L21/32137 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/823828 ,  H01L29/517

摘要： Methods for etching, such as for fabricating a CMOS logic gate are provided herein. In some embodiments, a method of etching includes (a) providing a substrate having a first stack and a second stack disposed thereupon, the first stack comprising a high-k dielectric layer, a metal layer formed over the high-k dielectric layer, and a first polysilicon layer formed over the metal layer, the second stack comprising a second polysilicon layer, wherein the first and second stacks are substantially equal in thickness; (b) simultaneously etching a first feature in the first polysilicon layer and a second feature in the second polysilicon layer until the metal layer in the first stack is exposed; (c) simultaneously etching the metal layer and second polysilicon layer to extend the respective first and second features into the first and second stacks; and (d) etching the high-k dielectric layer.

摘要翻译： 本文提供了用于制造CMOS逻辑门的蚀刻方法。 在一些实施例中，蚀刻方法包括（a）提供具有第一堆叠和设置在其上的第二堆叠的衬底，第一堆叠包括高k电介质层，形成在高k电介质层上的金属层，以及 形成在所述金属层上的第一多晶硅层，所述第二堆叠包括第二多晶硅层，其中所述第一和第二堆叠体的厚度基本相等; （b）同时蚀刻第一多晶硅层中的第一特征和第二多晶硅层中的第二特征，直到第一堆叠中的金属层暴露; （c）同时蚀刻金属层和第二多晶硅层以将相应的第一和第二特征延伸到第一和第二堆叠中; 和（d）蚀刻高k电介质层。

公开(公告)号：US20080146034A1

公开(公告)日：2008-06-19

申请号：US11954981

申请日：2007-12-12

申请人： MEIHUA SHEN ,  RONG CHEN ,  Scott M. Williams

发明人： MEIHUA SHEN ,  RONG CHEN ,  Scott M. Williams

IPC分类号： H01L21/311

CPC分类号： H01L21/3065 ,  H01L21/30655 ,  H01L29/66636 ,  H01L29/7848

摘要： Methods for recess etching are provided herein that advantageously improve lateral to vertical etch ratio requirements, thereby enabling deeper recess etching while maintaining relatively shallow vertical etch depths. Such enhanced lateral etch methods advantageously provide benefits for numerous applications where lateral to vertical etch depth ratios are constrained or where recesses or cavities are desired to be formed. In some embodiments, a method of recess etching includes providing a substrate having a structure formed thereon; forming a recess in the substrate at least partially beneath the structure using a first etch process; forming a selective passivation layer on the substrate; and extending the recess in the substrate using a second etch process. The selective passivation layer is generally formed on regions of the substrate adjacent to the structure but generally not within the recess. The first and second etch processes may be the same or different.

摘要翻译： 本文提供凹槽蚀刻的方法，其有利地提高了横向垂直蚀刻比要求，从而实现更深的凹槽蚀刻，同时保持较浅的垂直蚀刻深度。 这种增强的横向蚀刻方法有利地为许多应用提供了优点，其中横向到垂直蚀刻深度比被约束或者需要形成凹部或空腔。 在一些实施例中，凹陷蚀刻的方法包括提供其上形成有结构的基板; 使用第一蚀刻工艺在所述结构的至少部分下方在所述衬底中形成凹部; 在衬底上形成选择性钝化层; 以及使用第二蚀刻工艺在所述衬底中延伸所述凹部。 选择性钝化层通常形成在与结构相邻的基底的区域上，但通常不在凹部内。 第一和第二蚀刻工艺可以相同或不同。

公开(公告)号：US20070161255A1

公开(公告)日：2007-07-12

申请号：US11620271

申请日：2007-01-05

申请人： Wilfred Pau ,  Meihua Shen

发明人： Wilfred Pau ,  Meihua Shen

IPC分类号： H01L21/31

CPC分类号： H01L21/32139 ,  H01L21/0338 ,  H01L21/31138

摘要： Methods are provided for processing a substrate by depositing a hardmask material on a surface of the substrate, depositing an anti-reflective coating on the hardmask material, depositing a resist material on the anti-reflective coating, patterning the resist material to form a first resist features having a first width to expose the anti-reflective coating, etching the anti-reflective coating and a first portion of the hardmask material, and trimming the resist material to form a second resist feature having a second width less than the first width.

摘要翻译： 提供了用于通过在基材的表面上沉积硬掩模材料来处理基材的方法，在硬掩模材料上沉积抗反射涂层，在抗反射涂层上沉积抗蚀剂材料，图案化抗蚀剂材料以形成第一抗蚀剂 特征具有第一宽度以暴露抗反射涂层，蚀刻抗反射涂层和硬掩模材料的第一部分，以及修剪抗蚀剂材料以形成具有小于第一宽度的第二宽度的第二抗蚀剂特征。

公开(公告)号：US20070010099A1

公开(公告)日：2007-01-11

申请号：US11502163

申请日：2006-08-09

申请人： Yan Du ,  Meihua Shen ,  Shashank Deshmukh

发明人： Yan Du ,  Meihua Shen ,  Shashank Deshmukh

IPC分类号： H01L21/461 ,  H01L21/302

CPC分类号： H01J37/32174 ,  H01J37/321 ,  H01L21/31116 ,  H01L21/32139

摘要： Disclosed herein is a method of pattern etching a layer of a silicon-containing dielectric material. The method employs a plasma source gas including CF4 to CHF3, where the volumetric ratio of CF4 to CHF3 is within the range of about 2:3 to about 3:1; more typically, about 1:1 to about 2:1. Etching is performed at a process chamber pressure within the range of about 4 mTorr to about 60 mTorr. The method provides a selectivity for etching a silicon-containing dielectric layer relative to photoresist of 1.5:1 or better. The method also provides an etch profile sidewall angle ranging from 88° to 92° between said etched silicon-containing dielectric layer and an underlying horizontal layer in the semiconductor structure. The method provides a smooth sidewall when used in combination with certain photoresists which are sensitive to 193 nm radiation.

摘要翻译： 本文公开了一种图案蚀刻含硅介电材料层的方法。 该方法采用等离子体源气体，其包括CF 4和CHF 3 3的体积比，其中CF 4的体积比与CHF 3 < SUB>在约2：3至约3：1的范围内; 更通常为约1：1至约2：1。 在约4mTorr至约60mTorr的范围内的处理室压力下进行蚀刻。 该方法提供了相对于光致抗蚀剂蚀刻含硅电介质层的选择性为1.5:1或更好。 该方法还提供了在所述蚀刻的含硅介电层和半导体结构中的下面的水平层之间从88°至92°的范围内的蚀刻轮廓侧壁角。 当与某些对193nm辐射敏感的光致抗蚀剂组合使用时，该方法提供了平滑的侧壁。