公开(公告)号：US07485517B2

公开(公告)日：2009-02-03

申请号：US11308560

申请日：2006-04-07

申请人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L21/336

CPC分类号： H01L21/823412 ,  H01L21/823468 ,  H01L29/7842

摘要： A method for fabricating a semiconductor device is provided. First, a substrate is provided, and a first-type MOS (metallic oxide semiconductor) transistor, an input/output (I/O) second-type MOS transistor, and a core second-type MOS transistor are formed on the substrate. Then, a first stress layer is formed to overlay the substrate, the first-type MOS transistor, the I/O second-type MOS transistor, and the core second-type MOS transistor. Then, at least the first stress layer on the core second-type MOS transistor is removed to reserve at least the first stress layer on the first-type MOS transistor. Finally, a second stress layer is formed on the core second-type MOS transistor.

摘要翻译： 提供一种制造半导体器件的方法。 首先，提供基板，在基板上形成第一型MOS（金属氧化物半导体）晶体管，输入输出（I / O）第二型MOS晶体管和核心第二型MOS晶体管。 然后，形成第一应力层以覆盖基板，第一型MOS晶体管，I / O第二型MOS晶体管和芯型第二型MOS晶体管。 然后，至少去除第二型MOS晶体管上的第一应力层，以至少保留第一型MOS晶体管上的第一应力层。 最后，在第二核心型MOS晶体管上形成第二应力层。

公开(公告)号：US20090023258A1

公开(公告)日：2009-01-22

申请号：US11779270

申请日：2007-07-17

申请人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

发明人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

IPC分类号： H01L21/8238

CPC分类号： H01L21/823864 ,  H01L21/823814 ,  H01L21/823828 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7833

摘要： A method for manufacturing CMOS transistors includes an etching back process alternatively performed after the gate structure formation, the lightly doped drain formation, source/drain implantation, or SEG process to etch a hard mask layer covering and protecting a first type gate structure, and to reduce thickness deviation between the hard masks covering the first type gate structure and a second type gate structure. Therefore the damage to spacers, STIs, and the profile of the gate structures due to the thickness deviation is prevented.

摘要翻译： 制造CMOS晶体管的方法包括在栅极结构形成，轻掺杂漏极形成，源极/漏极注入或SEG工艺之后交替执行的蚀刻反应工艺，以蚀刻覆盖并保护第一类型栅极结构的硬掩模层，以及 减少覆盖第一类型栅极结构的硬掩模和第二类型栅极结构之间的厚度偏差。 因此，防止了由于厚度偏差导致的间隔物，STI和栅极结构的轮廓的损坏。

公开(公告)号：US07453120B2

公开(公告)日：2008-11-18

申请号：US11777973

申请日：2007-07-13

申请人： Shyh-Fann Ting ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Li-Shian Jeng ,  Tzyy-Ming Cheng

发明人： Shyh-Fann Ting ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Li-Shian Jeng ,  Tzyy-Ming Cheng

IPC分类号： H01L27/092 ,  H01L29/78

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L29/665 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7843 ,  H01L29/7848

摘要： A method for fabricating a semiconductor structure is described. A substrate is provided, having thereon a gate structure and a spacer on the sidewall of the gate structure and having therein an S/D extension region beside the gate structure. An opening is formed in the substrate beside the spacer, and then an S/D region is formed in or on the substrate at the bottom of the opening. A metal silicide layer is formed on the S/D region and the gate structure, and then a stress layer is formed over the substrate.

摘要翻译： 对半导体结构体的制造方法进行说明。 提供了一种衬底，其上具有栅极结构和在栅极结构的侧壁上的隔离物，并且在栅极结构旁边具有S / D延伸区域。 在衬垫旁边的衬底上形成开口，然后在开口的底部形成有基底上的S / D区域。 在S / D区域和栅极结构上形成金属硅化物层，然后在基板上形成应力层。

公开(公告)号：US20080220574A1

公开(公告)日：2008-09-11

申请号：US11681987

申请日：2007-03-05

申请人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

发明人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L21/823807 ,  H01L21/26506 ,  H01L21/823814 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7847 ,  H01L29/7848

摘要： A method of fabricating a complementary metal oxide semiconductor (CMOS) device is provided. A first conductive type MOS transistor including a source/drain region using a semiconductor compound as major material is formed in a first region of a substrate. A second conductive type MOS transistor is formed in a second region of the substrate. Next, a pre-amorphous implantation (PAI) process is performed to amorphize a gate conductive layer of the second conductive type MOS transistor. Thereafter, a stress-transfer-scheme (STS) is formed on the substrate in the second region to generate a stress in the gate conductive layer. Afterwards, a rapid thermal annealing (RTA) process is performed to activate the dopants in the source/drain region. Then, the STS is removed.

摘要翻译： 提供了制造互补金属氧化物半导体（CMOS）器件的方法。 在衬底的第一区域中形成包括使用半导体化合物作为主要材料的源/漏区的第一导电型MOS晶体管。 在基板的第二区域中形成第二导电型MOS晶体管。 接下来，执行预非晶体注入（PAI）工艺以使第二导电型MOS晶体管的栅极导电层非晶化。 此后，在第二区域中的基板上形成应力转移方案（STS），以在栅极导电层中产生应力。 之后，进行快速热退火（RTA）处理以激活源极/漏极区域中的掺杂剂。 然后，STS被删除。

公开(公告)号：US20080042210A1

公开(公告)日：2008-02-21

申请号：US11465455

申请日：2006-08-18

申请人： Wen-Han Hung ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Wen-Han Hung ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L29/78 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/7843

摘要： A method of fabricating a semiconductor device is provided. A substrate is first provided, and than several IO devices and several core devices are formed on the substrate, wherein those IO devises include IO PMOS and IO NMOS, and those core devises include core PMOS and core NMOS. Thereafter, a buffer layer is formed on the substrate, and then the buffer layer except a surface of the IO PMOS is removed in order to reduce the negative bias temperature instability (NBTI) of the IO PMOS. Afterwards, a tensile contact etching stop layer (CESL) is formed on the IO NMOS and the core NMOS, and a compressive CESL is formed the core PMOS.

摘要翻译： 提供一种制造半导体器件的方法。 首先提供衬底，并且在衬底上形成多个IO器件和多个核心器件，其中这些IO器件包括IO PMOS和IO NMOS，并且那些芯部器件包括核心PMOS和核心NMOS。 此后，在衬底上形成缓冲层，然后除去IO PMOS的表面以外的缓冲层，以便减少IO PMOS的负偏压温度不稳定性（NBTI）。 之后，在IO NMOS和核心NMOS上形成一个拉伸接触蚀刻停止层（CESL），并且形成一个压电CESL的芯体PMOS。

公开(公告)号：US08765561B2

公开(公告)日：2014-07-01

申请号：US13154396

申请日：2011-06-06

申请人： Wen-Han Hung ,  Tsai-Fu Chen ,  Ta-Kang Lo ,  Tzyy-Ming Cheng

发明人： Wen-Han Hung ,  Tsai-Fu Chen ,  Ta-Kang Lo ,  Tzyy-Ming Cheng

IPC分类号： H01L21/336

CPC分类号： H01L29/66545 ,  H01L21/324 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/7848

摘要： A method for fabricating semiconductor device is disclosed. The method includes the steps of: providing a substrate; forming a dummy gate on the substrate; forming a contact etch stop layer on the dummy gate and the substrate; performing a planarizing process to partially remove the contact etch stop layer; partially removing the dummy gate; and performing a thermal treatment on the contact etch stop layer.

摘要翻译： 公开了半导体器件的制造方法。 该方法包括以下步骤：提供衬底; 在基板上形成虚拟栅极; 在所述伪栅极和所述衬底上形成接触蚀刻停止层; 执行平面化处理以部分地去除接触蚀刻停止层; 部分去除虚拟门; 并对接触蚀刻停止层进行热处理。

公开(公告)号：US08673758B2

公开(公告)日：2014-03-18

申请号：US13161512

申请日：2011-06-16

申请人： Cheng-Yu Ma ,  Wen-Han Hung

发明人： Cheng-Yu Ma ,  Wen-Han Hung

IPC分类号： H01L21/3205 ,  H01L29/78

CPC分类号： H01L21/823842 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7833

摘要： A method for fabricating a metal gate includes the following steps. First, a substrate having an interfacial dielectric layer above the substrate is provided. Then, a gate trench having a barrier layer is formed in the interfacial dielectric layer. A source layer is disposed above the barrier layer. Next, a process is performed to have at least one element in the source layer move into the barrier layer. Finally, the source layer is removed and a metal layer fills up the gate trench.

摘要翻译： 一种制造金属栅极的方法包括以下步骤。 首先，提供在基板上方具有界面电介质层的基板。 然后，在界面电介质层中形成具有阻挡层的栅极沟槽。 源层设置在阻挡层上方。 接下来，执行处理以使源层中的至少一个元素移动到阻挡层中。 最后，去除源极层，并且金属层填满栅极沟槽。

公开(公告)号：US08404533B2

公开(公告)日：2013-03-26

申请号：US12860939

申请日：2010-08-23

申请人： Cheng-Yu Ma ,  Wen-Han Hung ,  Ta-Kang Lo ,  Tsai-Fu Chen ,  Tzyy-Ming Cheng

发明人： Cheng-Yu Ma ,  Wen-Han Hung ,  Ta-Kang Lo ,  Tsai-Fu Chen ,  Tzyy-Ming Cheng

IPC分类号： H01L21/338

CPC分类号： H01L29/66545 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for fabricating metal gate transistor is disclosed. The method includes the steps of: providing a substrate, wherein the substrate comprises a transistor region defined thereon; forming a gate insulating layer on the substrate; forming a stacked film on the gate insulating layer, wherein the stacked film comprises at least one etching stop layer, a polysilicon layer, and a hard mask; patterning the gate insulating layer and the stacked film for forming a dummy gate on the substrate; forming a dielectric layer on the dummy gate; performing a planarizing process for partially removing the dielectric layer until reaching the top of the dummy gate; removing the polysilicon layer of the dummy gate; removing the etching stop layer of the dummy gate for forming an opening; and forming a conductive layer in the opening for forming a gate.

摘要翻译： 公开了一种用于制造金属栅极晶体管的方法。 该方法包括以下步骤：提供衬底，其中衬底包括限定在其上的晶体管区域; 在所述基板上形成栅极绝缘层; 在所述栅绝缘层上形成层叠膜，其中所述层叠膜包括至少一个蚀刻停止层，多晶硅层和硬掩模; 图案化栅极绝缘层和用于在基板上形成伪栅极的叠层膜; 在所述虚拟栅极上形成介电层; 执行用于部分去除电介质层直到到达虚拟栅极的顶部的平坦化处理; 去除虚拟栅极的多晶硅层; 去除用于形成开口的虚拟栅极的蚀刻停止层; 以及在用于形成栅极的开口中形成导电层。

公开(公告)号：US20120199890A1

公开(公告)日：2012-08-09

申请号：US13450444

申请日：2012-04-18

申请人： Wen-Han Hung ,  Tsai-Fu Chen ,  Shyh-Fann Ting ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Ta-Kang Lo ,  Tzyy-Ming Cheng

发明人： Wen-Han Hung ,  Tsai-Fu Chen ,  Shyh-Fann Ting ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Ta-Kang Lo ,  Tzyy-Ming Cheng

IPC分类号： H01L29/78

CPC分类号： H01L27/092 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/7848

摘要： A transistor structure is provided in the present invention. The transistor structure includes: a substrate comprising a P-type well, a gate disposed on the P-type well, a first spacer disposed on the gate, an N-type source/drain region disposed in the substrate at two sides of the gate, a silicon cap layer covering the N-type source/drain region, a second spacer around the first spacer and the second spacer directly on and covering a portion of the silicon cap layer and a silicide layer disposed on the silicon cap layer.

摘要翻译： 在本发明中提供一种晶体管结构。 晶体管结构包括：包括P型阱的衬底，设置在P型阱上的栅极，设置在栅极上的第一间隔物，设置在栅极两侧的衬底中的N型源极/漏极区域 覆盖N型源极/漏极区域的硅覆盖层，围绕第一间隔物的第二间隔物和第二间隔物，直接覆盖硅覆盖层的一部分并且覆盖硅覆盖层上的硅化物层。

公开(公告)号：US20120070948A1

公开(公告)日：2012-03-22

申请号：US12883266

申请日：2010-09-16

申请人： Tzyy-Ming CHENG ,  Ching-Sen Lu ,  Tsai-Fu Chen ,  Wen-Han Hung ,  Ta-Kang Lo ,  Chun-Yuan Wu ,  Shih-Fang Tzou

发明人： Tzyy-Ming CHENG ,  Ching-Sen Lu ,  Tsai-Fu Chen ,  Wen-Han Hung ,  Ta-Kang Lo ,  Chun-Yuan Wu ,  Shih-Fang Tzou

IPC分类号： H01L21/8238

CPC分类号： H01L21/823425 ,  H01L21/823412

摘要： An adjusting method of channel stress includes the following steps. A substrate is provided. A metal-oxide-semiconductor field-effect transistor is formed on the substrate. The MOSFET includes a source/drain region, a channel, a gate, a gate dielectric layer and a spacer. A dielectric layer is formed on the substrate and covers the metal-oxide-semiconductor field-effect transistor. A flattening process is applied onto the dielectric layer. The remaining dielectric layer is removed to expose the source/drain region. A non-conformal high stress dielectric layer is formed on the substrate having the exposed source/drain region.

摘要翻译： 通道应力调整方法包括以下步骤。 提供基板。 在基板上形成金属氧化物半导体场效应晶体管。 MOSFET包括源极/漏极区域，沟道，栅极，栅极介电层和间隔物。 在基板上形成电介质层并覆盖金属氧化物半导体场效应晶体管。 将平坦化工艺施加到电介质层上。 去除剩余的介电层以暴露源/漏区。 在具有暴露的源极/漏极区域的衬底上形成非共形高应力介电层。