公开(公告)号：US20070018341A1

公开(公告)日：2007-01-25

申请号：US11540392

申请日：2006-09-29

申请人： Wen-Kuei Hsieh ,  Hui-Min Mao ,  Yi-Nan Chen

发明人： Wen-Kuei Hsieh ,  Hui-Min Mao ,  Yi-Nan Chen

IPC分类号： H01L23/544

CPC分类号： H01L23/544 ,  H01L21/31144 ,  H01L21/76802 ,  H01L23/485 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for forming contact holes using a partially recessed hard mask. A substrate with a device region and an alignment region having an opening therein, acting as an alignment mark, is provided. A dielectric layer is formed overlying the substrate and fills the opening. A polysilicon layer is formed on the dielectric layer, with over the opening on the alignment region comprising a recessed region and on the device region comprising a plurality of holes therein to expose the underlying dielectric layer. The exposed dielectric layer on the device region is etched to form contact holes therein.

摘要翻译： 使用部分凹入的硬掩模形成接触孔的方法。 提供具有装置区域和其中具有开口的对准区域的基板，用作对准标记。 形成覆盖在基板上并填充开口的电介质层。 在电介质层上形成多晶硅层，其中对准区域上的开口包括凹陷区域，并且在其上包括多个孔的器件区域上露出下面的介电层。 蚀刻器件区域上的暴露的电介质层以在其中形成接触孔。

公开(公告)号：US06977134B2

公开(公告)日：2005-12-20

申请号：US10452274

申请日：2003-06-02

申请人： Chung-Peng Hao ,  Hui-Min Mao ,  Yi-Nan Chen ,  Tzu-Ching Tsai

发明人： Chung-Peng Hao ,  Hui-Min Mao ,  Yi-Nan Chen ,  Tzu-Ching Tsai

IPC分类号： H01L21/336 ,  G03C5/00

CPC分类号： H01L29/66583

摘要： A manufacturing method for a MOSFET gate structure. The method comprises providing a substrate, sequentially depositing a pad layer and a dielectric layer thereon, defining a gate trench passing through the dielectric layer and the pad layer to expose a predetermined gate area of the substrate, sequentially forming a gate dielectric layer, a first conductive layer, a second conductive layer, and a cap layer on the exposed substrate in the gate trench to form a damascene gate structure, and removing the dielectric layer.

摘要翻译： 一种用于MOSFET栅极结构的制造方法。 该方法包括提供衬底，在其上依次沉积衬垫层和电介质层，限定通过介电层和焊盘层的栅极沟槽，以暴露衬底的预定栅极区域，顺序地形成栅极电介质层，第一 导电层，第二导电层和盖层，以形成镶嵌栅极结构，并去除介电层。

公开(公告)号：US20050275107A1

公开(公告)日：2005-12-15

申请号：US10923591

申请日：2004-08-20

申请人： Yi-Nan Chen ,  Hui-Min Mao

发明人： Yi-Nan Chen ,  Hui-Min Mao

IPC分类号： G03F9/00 ,  H01L21/00 ,  H01L21/311 ,  H01L21/4763 ,  H01L21/768 ,  H01L23/544

CPC分类号： H01L21/31144 ,  G03F9/7076 ,  G03F9/708 ,  G03F9/7084 ,  H01L21/76802 ,  H01L23/544 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for forming contact holes using a multi-layer hard mask. A substrate with a device region and an alignment region having an opening therein to serve as an alignment mark is provided. A dielectric layer is formed overlying the substrate and fills the opening, followed by the multi-layer hard mask. The multi-layer hard mask over the opening is partially removed and that on the device region is patterned to form a plurality of holes therein and expose the underlying dielectric layer. The exposed dielectric layer on the device region is etched to form the plurality of contact holes therein.

摘要翻译： 一种使用多层硬掩模形成接触孔的方法。 提供了具有器件区域和其中具有开口的对准区域用作对准标记的衬底。 形成覆盖在基板上的电介质层，并填充开口，接着是多层硬掩模。 开口上的多层硬掩模被部分去除，并且在器件区域上被图案化以在其中形成多个孔并且暴露下面的介电层。 在器件区域上暴露的介电层被蚀刻以在其中形成多个接触孔。

公开(公告)号：US06960525B2

公开(公告)日：2005-11-01

申请号：US10437322

申请日：2003-05-13

申请人： Yi-Nan Chen ,  Hui-Min Mao

发明人： Yi-Nan Chen ,  Hui-Min Mao

IPC分类号： H01L21/285 ,  H01L21/768 ,  H01L21/4763 ,  H01L21/44

CPC分类号： H01L21/76843 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76855

摘要： A method of forming a metal plug. First, a dielectric layer is formed on a substrate. Next, a patterned hard mask is formed on the dielectric layer. The dielectric layer is etched through the patterned hard mask to form a contact hole in the dielectric layer so as to expose parts of the substrate. An isolated layer is formed on the patterned hard mask. A barrier is then formed conformally on the isolated layer and the exposed substrate of the contact hole. A metal layer is formed to fill the contact hole and cover the barrier. A thermal treatment is performed to form a silicide between the barrier layer and the substrate. Finally, parts of the metal layer, barrier, isolated layer, and patterned hard mask are removed. The metal plug with a planar surface is thus formed in the contact hole.

摘要翻译： 一种形成金属塞的方法。 首先，在基板上形成电介质层。 接下来，在电介质层上形成图案化的硬掩模。 通过图案化的硬掩模蚀刻电介质层，以在电介质层中形成接触孔，以暴露衬底的部分。 在图案化的硬掩模上形成隔离层。 然后在隔离层和接触孔的暴露的基底上保形地形成屏障。 形成金属层以填充接触孔并覆盖屏障。 进行热处理以在阻挡层和衬底之间形成硅化物。 最后，去除金属层，阻挡层，隔离层和图案化硬掩模的部分。 因此，在接触孔中形成具有平坦表面的金属塞。

公开(公告)号：US20050164491A1

公开(公告)日：2005-07-28

申请号：US11083782

申请日：2005-03-18

申请人： Hui-Min Mao ,  Yi-Nan Chen

发明人： Hui-Min Mao ,  Yi-Nan Chen

IPC分类号： H01L21/302 ,  H01L21/4763 ,  H01L21/60 ,  H01L21/768 ,  H01L21/82 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/94

CPC分类号： H01L21/76897 ,  H01L21/76802 ,  H01L21/76834 ,  H01L21/76895 ,  H01L27/10829 ,  H01L27/10888

摘要： A method of forming a bit line contact hole. After transistors are formed on a substrate, a polysilicon layer conformally covers the transistors and the substrate. The polysilicon layer is defined to form an inner landing pad connecting with a doped region. A passivation layer is formed on the inner landing pad, the transistor and the substrate. An insulating layer with a flat surface is then formed on the passivation layer. A contact opening is formed in the insulating layer and the passivation layer to expose the inner landing pad. M0 etching forms a recess of interconnecting landing pad pattern in the upper portion of the contact opening. M0 deposition is then performed. The formed bit line contact structure comprises a bottom layer of a polysilicon inner landing pad, a contact plug and a top layer of an interconnected landing pad.

摘要翻译： 一种形成位线接触孔的方法。 在晶体管形成在衬底上之后，多晶硅层保形地覆盖晶体管和衬底。 多晶硅层被限定为形成与掺杂区域连接的内部着陆焊盘。 在内层着焊盘，晶体管和衬底上形成钝化层。 然后在钝化层上形成具有平坦表面的绝缘层。 在绝缘层和钝化层中形成接触开口以露出内部着陆焊盘。 M 0蚀刻在接触开口的上部形成互连着陆焊盘图案的凹部。 然后进行M 0沉积。 形成的位线接触结构包括多晶硅内部着陆垫的底层，接触插塞和互连的着陆垫的顶层。

公开(公告)号：US06780739B1

公开(公告)日：2004-08-24

申请号：US10613254

申请日：2003-07-03

申请人： Hui-Min Mao ,  Yi-Nan Chen

发明人： Hui-Min Mao ,  Yi-Nan Chen

IPC分类号： H01L218242

CPC分类号： H01L27/10888 ,  H01L21/76807 ,  H01L21/76895

摘要： A bit line contact structure and method for forming the same. After forming transistors on a substrate, Ti layer, TiN layer and W layer conformally cover the transistors and the substrate. The Ti/TiN/W stacked layer is defined to form an inner landing pad connecting to a source/drain region. A passivation layer is formed on the inner landing pad, the transistors and the substrate. An insulating layer with a flat surface is then formed on the passivation layer. A contact hole is formed in the insulating layer and the passivation layer to expose the inner landing pad. A M0 etching process is performed to form a recess of interconnecting landing pad patterns in the upper portion of the contact hole. An M0 deposition process is then performed.

摘要翻译： 一种位线接触结构及其形成方法。 在衬底上形成晶体管之后，Ti层，TiN层和W层共形覆盖晶体管和衬底。 Ti / TiN / W堆叠层被​​限定为形成连接到源极/漏极区域的内部着陆焊盘。 在内部着陆板，晶体管和基板上形成钝化层。 然后在钝化层上形成具有平坦表面的绝缘层。 在绝缘层和钝化层中形成接触孔以暴露内部着陆焊盘。 执行M0蚀刻工艺以在接触孔的上部形成互连着陆焊盘图案的凹部。 然后执行M0沉积工艺。

公开(公告)号：US20070190736A1

公开(公告)日：2007-08-16

申请号：US11616849

申请日：2006-12-27

申请人： An-Hsiung Liu ,  Chiang-Lin Shih ,  Wen-Bin Wu ,  Hui-Min Mao ,  Lin-Chin Su ,  Pei-Ing Lee

发明人： An-Hsiung Liu ,  Chiang-Lin Shih ,  Wen-Bin Wu ,  Hui-Min Mao ,  Lin-Chin Su ,  Pei-Ing Lee

IPC分类号： H01L21/20

CPC分类号： H01L29/66181 ,  G03F7/70633 ,  G03F9/7076 ,  G03F9/708 ,  G03F9/7084 ,  H01L23/544 ,  H01L27/1087 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

摘要： A small-size (w

摘要翻译： 提出了与“k1工艺”结合的小尺寸（w <0.5微米）对准标记，其特别适用于制造需要高精度AA-DT和GC-DT重叠对准的沟槽电容器DRAM器件。 利用“k1工艺”来蚀刻散布在对准标记沟槽中的多晶硅，并刷新沟槽轮廓，从而提高覆盖对准精度和精度。

公开(公告)号：US20050168740A1

公开(公告)日：2005-08-04

申请号：US11090643

申请日：2005-03-25

申请人： Wen-Bin Wu ,  Chih-Yuan Hsiao ,  Hui-Min Mao

发明人： Wen-Bin Wu ,  Chih-Yuan Hsiao ,  Hui-Min Mao

IPC分类号： G03F7/20 ,  G03F9/00 ,  G01B11/00 ,  G06F17/50

CPC分类号： G03F9/7019 ,  G03F7/70633 ,  G03F9/7011

摘要： A method for evaluating reticle registration between two reticle patterns. A wafer is defined and etched to form a first exposure pattern, by photolithography with a first reticle having a first reticle pattern thereon. A photoresist layer is formed over the wafer and defined as a second exposure pattern, by photolithography with a second reticle having a second reticle pattern thereon. A deviation value between the first and second exposure patterns is measured by a CD-SEM. The deviation value is calibrated according to the scaling degree and the overlay offset to obtain a registration data. The reticle registration between the two reticle patterns is evaluated based on the registration data.

摘要翻译： 一种用于评估两个掩模版图案之间的掩模版配准的方法。 通过用其上具有第一掩模版图案的第一掩模版通过光刻来限定和蚀刻晶片以形成第一曝光图案。 在晶片上形成光致抗蚀剂层，并通过光刻法将其定义为第二曝光图案，其上具有第二掩模版图案的第二掩模版。 通过CD-SEM测量第一和第二曝光图案之间的偏差值。 根据缩放程度和覆盖偏移校正偏差值，以获得注册数据。 基于登记数据评价两个掩模图案之间的掩模版登记。

公开(公告)号：US07723181B2

公开(公告)日：2010-05-25

申请号：US11616849

申请日：2006-12-27

申请人： An-Hsiung Liu ,  Chiang-Lin Shih ,  Wen-Bin Wu ,  Hui-Min Mao ,  Lin-Chin Su ,  Pei-Ing Lee

发明人： An-Hsiung Liu ,  Chiang-Lin Shih ,  Wen-Bin Wu ,  Hui-Min Mao ,  Lin-Chin Su ,  Pei-Ing Lee

IPC分类号： H01L21/8242

CPC分类号： H01L29/66181 ,  G03F7/70633 ,  G03F9/7076 ,  G03F9/708 ,  G03F9/7084 ,  H01L23/544 ,  H01L27/1087 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

摘要： A small-size (w

摘要翻译： 提出了与“k1工艺”结合的小尺寸（w <0.5微米）对准标记，其特别适用于制造需要高精度AA-DT和GC-DT重叠对准的沟槽电容器DRAM器件。 利用“k1工艺”来蚀刻散布在对准标记沟槽中的多晶硅，并刷新沟槽轮廓，从而提高覆盖对准精度和精度。

公开(公告)号：US07419882B2

公开(公告)日：2008-09-02

申请号：US11160683

申请日：2005-07-05

申请人： Yuan-Hsun Wu ,  An-Hsiung Liu ,  Chiang-Lin Shih ,  Pei-Ing Lee ,  Hui-Min Mao ,  Lin-Chin Su

发明人： Yuan-Hsun Wu ,  An-Hsiung Liu ,  Chiang-Lin Shih ,  Pei-Ing Lee ,  Hui-Min Mao ,  Lin-Chin Su

IPC分类号： H01L21/20

CPC分类号： G03F9/7084 ,  G03F7/70633 ,  G03F9/708 ,  H01L23/544 ,  H01L27/1087 ,  H01L2223/54453 ,  H01L2924/0002 ,  Y10S438/975 ,  H01L2924/00

摘要： A small-size (w

摘要翻译： 提出了与“k1工艺”结合的小尺寸（w <0.5微米）对准标记，其特别适用于需要高精度AA-DT对准的沟槽电容器DRAM器件的制造。 利用“k1工艺”来蚀刻散布在对准标记沟槽中的多晶硅，并且在AA图案转印之前刷新沟槽轮廓，从而提高晶片对准精度和精度。