公开(公告)号：US20110260244A1

公开(公告)日：2011-10-27

申请号：US13178974

申请日：2011-07-08

申请人： Brian S. Doyle ,  Gilbert Dewey ,  Ravi Pillarisetty ,  Nick Lindert ,  Uday Shah ,  Dinesh Somasekhar

发明人： Brian S. Doyle ,  Gilbert Dewey ,  Ravi Pillarisetty ,  Nick Lindert ,  Uday Shah ,  Dinesh Somasekhar

IPC分类号： H01L27/092

CPC分类号： H01L21/823456 ,  H01L21/82345 ,  H01L21/823462 ,  H01L29/4236 ,  H01L29/49 ,  H01L29/51 ,  H01L29/66545 ,  H01L29/66583 ,  H01L29/66621 ,  H01L29/7833 ,  H01L29/7834

摘要： Embodiments of the invention relate to a method of fabricating logic transistors using replacement metal gate (RMG) logic flow with modified process to form recessed channel array transistors (RCAT) on a common semiconductor substrate. An embodiment comprises forming an interlayer dielectric (ILD) layer on a semiconductor substrate, forming a first recess in the ILD layer of a first substrate region, forming a recessed channel in the ILD layer and in the substrate of a second substrate region, depositing a first conformal high-k dielectric layer in the first recess and a second conformal high-k dielectric layer in the recessed channel, and filling the first recess with a first gate metal and the recessed channel with a second gate metal.

摘要翻译： 本发明的实施例涉及使用具有修改过程的替代金属栅（RMG）逻辑流来制造逻辑晶体管的方法，以在公共半导体衬底上形成凹陷沟道阵列晶体管（RCAT）。 一个实施例包括在半导体衬底上形成层间绝缘层（ILD）层，在第一衬底区域的ILD层中形成第一凹槽，在第一衬底区域的ILD层和衬底中形成凹陷沟道， 第一凹部中的第一共形高k电介质层和凹陷沟道中的第二共形高k电介质层，并且用第一栅极金属填充第一凹槽，并且利用第二栅极金属填充凹陷沟道。

公开(公告)号：US07898023B2

公开(公告)日：2011-03-01

申请号：US12826954

申请日：2010-06-30

申请人： Brian S. Doyle ,  Ravi Pillarisetty ,  Gilbert Dewey ,  Robert S. Chau

发明人： Brian S. Doyle ,  Ravi Pillarisetty ,  Gilbert Dewey ,  Robert S. Chau

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC分类号： H01L29/785 ,  H01L29/66545 ,  H01L29/66795

摘要： Recessed channel array transistor (RCAT) structures and method of formation are generally described. In one example, an electronic device includes a semiconductor substrate, a first fin coupled with the semiconductor substrate, the first fin comprising a first source region and a first drain region, and a first gate structure of a recessed channel array transistor (RCAT) formed in a first gate region disposed between the first source region and the first drain region, wherein the first gate structure is formed by removing a sacrificial gate structure to expose the first fin in the first gate region, recessing a channel structure into the first fin, and forming the first gate structure on the recessed channel structure.

摘要翻译： 通常描述嵌入式沟道阵列晶体管（RCAT）结构和形成方法。 在一个示例中，电子设备包括半导体衬底，与半导体衬底耦合的第一鳍，第一鳍包括第一源极区和第一漏极区，以及形成凹陷沟道阵列晶体管（RCAT）的第一栅极结构 在设置在第一源极区域和第一漏极区域之间的第一栅极区域中，其中通过去除牺牲栅极结构以暴露第一栅极区域中的第一鳍片而形成第一栅极结构，将沟道结构凹入第一鳍片， 以及在所述凹陷通道结构上形成所述第一栅极结构。

公开(公告)号：US07825437B2

公开(公告)日：2010-11-02

申请号：US12006082

申请日：2007-12-28

申请人： Ravi Pillarisetty ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah

发明人： Ravi Pillarisetty ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah

IPC分类号： H01L27/118

CPC分类号： H01L27/1104 ,  H01L27/11

摘要： In general, in one aspect, a method includes forming N-diffusion and P-diffusion fins in a semiconductor substrate. A P-diffusion gate layer is formed over the semiconductor substrate and removed from the N-diffusion fins. A pass-gate N-diffusion gate layer is formed over the semiconductor substrate and removed from the P-diffusion fins and pull-down N-diffusion fins. A pull-down N-diffusion layer is formed over the semiconductor substrate.

摘要翻译： 通常，在一个方面，一种方法包括在半导体衬底中形成N-扩散和P-扩散翅片。 在半导体衬底上形成P扩散栅极层，并从N扩散鳍片上去除。 在半导体衬底上形成通过栅极的N扩散栅极层，并从P扩散鳍片和下拉的N扩散鳍片中去除。 在半导体衬底上形成下拉式N扩散层。

公开(公告)号：US07820512B2

公开(公告)日：2010-10-26

申请号：US12006063

申请日：2007-12-28

申请人： Ravi Pillarisetty ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah

发明人： Ravi Pillarisetty ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah

IPC分类号： H01L21/8234 ,  H01L21/336 ,  H01L21/311

CPC分类号： H01L27/1104 ,  H01L27/0207

摘要： In general, in one aspect, a method includes forming a semiconductor substrate having N-diffusion and P-diffusion regions. A gate stack is formed over the semiconductor substrate. A gate electrode hard mask is formed over the gate stack. The gate electrode hard mask is augmented around pass gate transistors with a spacer material. The gate stack is etched using the augmented gate electrode hard mask to form the gate electrodes. The gate electrodes around the pass gate have a greater length than other gate electrodes.

摘要翻译： 通常，一方面，一种方法包括形成具有N-扩散和P-扩散区域的半导体衬底。 在半导体衬底上形成栅叠层。 栅电极硬掩模形成在栅叠层上。 栅极电极硬掩模用隔离材料增加在通过栅极晶体管周围。 使用增强的栅极电极硬掩模蚀刻栅极堆叠以形成栅电极。 通过栅极周围的栅电极具有比其它栅电极更大的长度。

公开(公告)号：US20090206405A1

公开(公告)日：2009-08-20

申请号：US12032594

申请日：2008-02-15

申请人： Brian S. Doyle ,  Ravi Pillarisetty ,  Robert S. Chau

发明人： Brian S. Doyle ,  Ravi Pillarisetty ,  Robert S. Chau

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/517 ,  H01L29/66795 ,  H01L29/7841 ,  H01L29/785

摘要： Fin field-effect-transistor (finFET) structures having two dielectric thicknesses are generally described. In one example, an apparatus includes a semiconductor substrate, a semiconductor fin coupled with the semiconductor substrate, the semiconductor fin having at least a first surface, a second surface, and a third surface, the third surface being substantially parallel to the first surface and substantially perpendicular to the second surface, a spacer dielectric coupled to the second surface of the semiconductor fin, a back gate dielectric having a back gate dielectric thickness coupled to the first surface of the semiconductor fin, and a front gate dielectric having a front gate dielectric thickness coupled to the third surface of the semiconductor fin wherein the back gate dielectric thickness is greater than the front gate dielectric thickness

摘要翻译： 通常描述具有两个介电厚度的鳍场效应晶体管（finFET）结构。 在一个示例中，装置包括半导体衬底，与半导体衬底耦合的半导体鳍片，半导体鳍片具有至少第一表面，第二表面和第三表面，第三表面基本上平行于第一表面， 基本上垂直于第二表面的隔离电介质，耦合到半导体鳍片的第二表面的间隔电介质，具有耦合到半导体鳍片的第一表面的背栅电介质厚度的背栅电介质和具有前栅极电介质 耦合到半导体鳍片的第三表面的厚度，其中背栅电介质厚度大于前栅极电介质厚度

公开(公告)号：US20090166743A1

公开(公告)日：2009-07-02

申请号：US11964633

申请日：2007-12-26

申请人： Ravi Pillarisetty ,  Brian S. Doyle ,  Jack T. Kavalieros ,  Robert S. Chau

发明人： Ravi Pillarisetty ,  Brian S. Doyle ,  Jack T. Kavalieros ,  Robert S. Chau

IPC分类号： H01L29/78 ,  H01L21/28

CPC分类号： H01L27/1104 ,  H01L27/11 ,  H01L29/785

摘要： Independent gate electrodes for multi-gate transistors are generally described. In one example, an apparatus includes a semiconductor fin, one or more multi-gate pull down (PD) gate stacks coupled with the semiconductor fin, the one or more PD gate stacks including a PD gate electrode, and one or more multi-gate pass gate (PG) gate stacks coupled with the semiconductor fin, the one or more PG gate stacks including a PG gate electrode, the PG gate electrode having a greater threshold voltage than the PD gate electrode.

摘要翻译： 通常描述用于多栅极晶体管的独立栅电极。 在一个示例中，装置包括半导体鳍片，与半导体鳍片耦合的一个或多个多栅极下拉（PD）栅极叠层，所述一个或多个PD栅极堆叠包括PD栅极电极和一个或多个多栅极 所述PG栅极堆叠与所述半导体鳍片耦合，所述一个或多个PG栅极堆叠包括PG栅极电极，所述PG栅电极具有比所述PD栅电极更大的阈值电压。

公开(公告)号：US20090166680A1

公开(公告)日：2009-07-02

申请号：US12006082

申请日：2007-12-28

申请人： Ravi Pillarisetty ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah

发明人： Ravi Pillarisetty ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah

IPC分类号： H01L27/11 ,  H01L21/8244

CPC分类号： H01L27/1104 ,  H01L27/11

摘要： In general, in one aspect, a method includes forming N-diffusion and P-diffusion fins in a semiconductor substrate. A P-diffusion gate layer is formed over the semiconductor substrate and removed from the N-diffusion fins. A pass-gate N-diffusion gate layer is formed over the semiconductor substrate and removed from the P-diffusion fins and pull-down N-diffusion fins. A pull-down N-diffusion layer is formed over the semiconductor substrate.

摘要翻译： 通常，在一个方面，一种方法包括在半导体衬底中形成N-扩散和P-扩散翅片。 在半导体衬底上形成P扩散栅极层，并从N扩散鳍片上去除。 在半导体衬底上形成通过栅极的N扩散栅极层，并从P扩散鳍片和下拉的N扩散鳍片中去除。 在半导体衬底上形成下拉式N扩散层。

公开(公告)号：US20100276757A1

公开(公告)日：2010-11-04

申请号：US12435382

申请日：2009-05-04

申请人： Brian S. Doyle ,  Gilbert Dewey ,  Ravi Pillarisetty ,  Nick Lindert ,  Uday Shah ,  Dinesh Somasekhar

发明人： Brian S. Doyle ,  Gilbert Dewey ,  Ravi Pillarisetty ,  Nick Lindert ,  Uday Shah ,  Dinesh Somasekhar

IPC分类号： H01L27/088 ,  H01L21/8234

CPC分类号： H01L21/823456 ,  H01L21/82345 ,  H01L21/823462 ,  H01L29/4236 ,  H01L29/49 ,  H01L29/51 ,  H01L29/66545 ,  H01L29/66583 ,  H01L29/66621 ,  H01L29/7833 ,  H01L29/7834

摘要： Embodiments of the invention relate to a method of fabricating logic transistors using replacement metal gate (RMG) logic flow with modified process to form recessed channel array transistors (RCAT) on a common semiconductor substrate. An embodiment comprises forming an interlayer dielectric (ILD) layer on a semiconductor substrate, forming a first recess in the ILD layer of a first substrate region, forming a recessed channel in the ILD layer and in the substrate of a second substrate region, depositing a first conformal high-k dielectric layer in the first recess and a second conformal high-k dielectric layer in the recessed channel, and filling the first recess with a first gate metal and the recessed channel with a second gate metal.

摘要翻译： 本发明的实施例涉及使用具有修改过程的替代金属栅（RMG）逻辑流来制造逻辑晶体管的方法，以在公共半导体衬底上形成凹陷沟道阵列晶体管（RCAT）。 一个实施例包括在半导体衬底上形成层间绝缘层（ILD）层，在第一衬底区域的ILD层中形成第一凹槽，在第一衬底区域的ILD层和衬底中形成凹陷沟道， 第一凹部中的第一共形高k电介质层和凹陷沟道中的第二共形高k电介质层，并且用第一栅极金属填充第一凹槽，并且利用第二栅极金属填充凹陷沟道。

公开(公告)号：US07800166B2

公开(公告)日：2010-09-21

申请号：US12130581

申请日：2008-05-30

申请人： Brian S. Doyle ,  Ravi Pillarisetty ,  Gilbert Dewey ,  Robert S. Chau

发明人： Brian S. Doyle ,  Ravi Pillarisetty ,  Gilbert Dewey ,  Robert S. Chau

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113

CPC分类号： H01L29/785 ,  H01L29/66545 ,  H01L29/66795

摘要： Recessed channel array transistor (RCAT) structures and method of formation are generally described. In one example, an electronic device includes a semiconductor substrate, a first fin coupled with the semiconductor substrate, the first fin comprising a first source region and a first drain region, and a first gate structure of a recessed channel array transistor (RCAT) formed in a first gate region disposed between the first source region and the first drain region, wherein the first gate structure is formed by removing a sacrificial gate structure to expose the first fin in the first gate region, recessing a channel structure into the first fin, and forming the first gate structure on the recessed channel structure.

摘要翻译： 通常描述嵌入式沟道阵列晶体管（RCAT）结构和形成方法。 在一个示例中，电子设备包括半导体衬底，与半导体衬底耦合的第一鳍，第一鳍包括第一源极区和第一漏极区，以及形成凹陷沟道阵列晶体管（RCAT）的第一栅极结构 在设置在第一源极区域和第一漏极区域之间的第一栅极区域中，其中通过去除牺牲栅极结构以暴露第一栅极区域中的第一鳍片而形成第一栅极结构，将沟道结构凹入第一鳍片， 以及在所述凹陷通道结构上形成所述第一栅极结构。

公开(公告)号：US07629643B2

公开(公告)日：2009-12-08

申请号：US11948414

申请日：2007-11-30

申请人： Ravi Pillarisetty ,  Suman Datta ,  Jack T. Kavalieros ,  Brian S. Doyle

发明人： Ravi Pillarisetty ,  Suman Datta ,  Jack T. Kavalieros ,  Brian S. Doyle

IPC分类号： H01L27/108

CPC分类号： H01L27/1104 ,  H01L27/0207 ,  H01L27/11 ,  H01L29/785

摘要： Independent n-tips for multi-gate transistors are generally described. In one example, an apparatus includes a semiconductor fin, one or more multi-gate pull down (PD) devices coupled with the semiconductor fin, the one or more PD devices having an n-tip dopant concentration in the semiconductor fin material adjacent to the one or more PD devices, and one or more multi-gate pass gate (PG) devices coupled with the semiconductor fin, the one or more PG devices having an n-tip dopant concentration in the semiconductor fin material adjacent to the one or more PG devices, wherein the n-tip dopant concentration for the PG device is lower than the n-tip dopant concentration for the PD device.

摘要翻译： 通常描述多栅极晶体管的独立n尖端。 在一个示例中，设备包括半导体鳍片，与半导体鳍片耦合的一个或多个多栅极下拉（PD）器件，所述一个或多个PD器件在与半导体鳍片材料相邻的半导体鳍片材料中具有n尖端掺杂剂浓度 一个或多个PD器件，以及与半导体鳍片耦合的一个或多个多栅极通过栅极（PG）器件，所述一个或多个PG器件在与所述一个或多个PG相邻的半导体鳍片材料中具有n尖端掺杂剂浓度 器件，其中PG器件的n尖掺杂剂浓度低于PD器件的n尖掺杂剂浓度。