公开(公告)号：US20060154184A1

公开(公告)日：2006-07-13

申请号：US10905596

申请日：2005-01-12

申请人： Arpan Mahorowala ,  Scott Bell ,  S. Dakshina Murthy ,  Stacy Rasgon ,  Hongwen Yan ,  Chih-Yuh Yang

发明人： Arpan Mahorowala ,  Scott Bell ,  S. Dakshina Murthy ,  Stacy Rasgon ,  Hongwen Yan ,  Chih-Yuh Yang

IPC分类号： G03F7/00

CPC分类号： G03F7/40 ,  H01L21/0274 ,  H01L21/31058 ,  H01L21/31144

摘要： A method of patterning a feature in a substrate to reduce edge roughness comprises forming a resist layer overlying a substrate, exposing the resist layer to create an image of a feature, and developing the exposed resist layer to leave a portion of the resist layer that creates the image of the feature. The method then includes treating the exposed resist layer with a plasma to cure the portion of the resist layer creating the feature image. The plasma treatment has an ion bombardment level insufficient to substantially etch the underlying substrate. The method then includes etching the underlying substrate to create the feature.

摘要翻译： 图案化衬底中的特征以减少边缘粗糙度的方法包括形成覆盖衬底的抗蚀剂层，暴露抗蚀剂层以产生特征的图像，以及显影曝光的抗蚀剂层以留下产生的抗蚀剂层的一部分 功能的图像。 该方法然后包括用等离子体处理曝光的抗蚀剂层以固化形成特征图像的抗蚀剂层的部分。 等离子体处理具有不足以基本上蚀刻下面的衬底的离子轰击水平。 该方法然后包括蚀刻下面的基底以产生特征。

公开(公告)号：US06606738B1

公开(公告)日：2003-08-12

申请号：US09822993

申请日：2001-03-30

申请人： Scott Bell ,  Marina Plat ,  Amada Wilkison ,  Chih-Yuh Yang

发明人： Scott Bell ,  Marina Plat ,  Amada Wilkison ,  Chih-Yuh Yang

IPC分类号： G06F1750

CPC分类号： G03F7/40 ,  H01L21/31138 ,  H01L21/32139

摘要： In the present method of trimming photoresist to form a mask for a layer of a semiconductor device, which layer may include polysilicon and/or nitride, the method is practiced substantially in accordance with: wmin=(h0−Rvtmax)/ARmax where w1=minimum width of trimmed photoresist; h0=height of photoresist prior to trim; Rv=resist vertical etch rate; tmax=maximum etch time to reach resist vertical etch limit; ARmax=maximum allowable aspect ratio of trimmed photoresist. The present invention is further a method of trimming photoresist to form a mask for a layer of a semiconductor device, which layer may include polysilicon and/or nitride, and which method is practiced substantially in accordance with: w0=(h0−Rvtmax)/ARmax+Rhtmax where w0=width of photoresist prior to trim; h0=height of photoresist prior to trim; Rv=resist vertical etch rate; tmax=maximum etch time to reach resist vertical etch limit; ARmax=maximum allowable aspect ratio of trimmed photoresist; Rh=horizontal resist etch rate.

摘要翻译： 在本发明的光刻胶修整方法中，为了形成半导体器件层的掩模，该层可以包括多晶硅和/或氮化物，该方法基本上按以下方式实施：其中w1 =修整的光致抗蚀剂的最小宽度; h0 = 光刻胶在修剪之前; Rv =抗蚀剂垂直蚀刻速率; tmax =达到抗蚀剂垂直蚀刻极限的最大蚀刻时间; ARmax =修剪光致抗蚀剂的最大允许纵横比。本发明还涉及一种修整光致抗蚀剂以形成半导体器件层的掩模的方法，该层可包括多晶硅和/或氮化物，并且该方法基本上按照 其中：w0 =修剪之前的光致抗蚀剂的宽度; h0 =修剪前光致抗蚀剂的高度; Rv =抗蚀剂垂直蚀刻速率; tmax =达到抗蚀剂垂直蚀刻极限的最大蚀刻时间; ARmax =修剪光致抗蚀剂的最大允许纵横比; Rh =水平抗蚀剂蚀刻速率。

公开(公告)号：US06514871B1

公开(公告)日：2003-02-04

申请号：US09596820

申请日：2000-06-19

申请人： Chih-Yuh Yang ,  Scott A. Bell

发明人： Chih-Yuh Yang ,  Scott A. Bell

IPC分类号： H01L21302

CPC分类号： H01L21/31138 ,  H01L21/32139 ,  Y10S438/948

摘要： A method is provided herein for trim etching a resist line in a plasma etch apparatus. The method provides a reduced rate of vertical direction etching of the resist, and an increased rate of horizontal direction etching of the resist, by applying a lower biasing power to the plasma etch apparatus that is conventionally used. The resulting resist has an increased height in relation to its width which adds to the structural integrity of the resist line and significantly reduces problems of discontinuity in the resist line.

摘要翻译： 本文提供了一种用于在等离子体蚀刻装置中修整蚀刻抗蚀剂线的方法。 通过对常规使用的等离子体蚀刻装置施加较低的偏压功率，该方法提供了抗蚀剂的垂直方向蚀刻的降低率和抗蚀剂的水平方向蚀刻速率的提高。 所得到的抗蚀剂相对于其宽度具有增加的高度，这增加了抗蚀剂线的结构完整性，并且显着减少了抗蚀剂线中的不连续性的问题。

公开(公告)号：US06287918B1

公开(公告)日：2001-09-11

申请号：US09290086

申请日：1999-04-12

申请人： Qi Xiang ,  Scott Allan Bell ,  Chih-Yuh Yang

发明人： Qi Xiang ,  Scott Allan Bell ,  Chih-Yuh Yang

IPC分类号： H01L21336

CPC分类号： H01L21/28079 ,  H01L21/28123 ,  H01L21/31683

摘要： A process for fabricating a semiconductor device includes the formation of a metal device feature layer using lithographic techniques, followed by an oxidation process to reduce the lateral dimension of the metal device feature. The oxidation process is carried out by selectively, laterally oxidizing the metal composition of the device feature that overlies a dielectric layer. The lateral oxidation process forms metal oxide sidewall spacers on the device feature. Upon completion of the oxidation process, the metal oxide sidewall spacers are removed and a residual layer of unoxidized metal remains. The lateral dimension of the residual layer can be substantially less than that achievable by optical lithographic techniques.

摘要翻译： 制造半导体器件的方法包括使用光刻技术形成金属器件特征层，随后进行氧化处理以减小金属器件特征的横向尺寸。 通过选择性地横向氧化覆盖在电介质层上的器件特征的金属组合物进行氧化过程。 横向氧化工艺在器件特征上形成金属氧化物侧壁间隔物。 氧化工艺完成后，去除金属氧化物侧壁间隔物，剩下残留的未氧化金属层。 残余层的横向尺寸可以显着小于通过光学平版印刷技术实现的尺寸。

公开(公告)号：US5990524A

公开(公告)日：1999-11-23

申请号：US993868

申请日：1997-12-18

申请人： William G. En ,  Minh Van Ngo ,  Chih-Yuh Yang ,  David K. Foote ,  Scott A. Bell ,  Olov B. Karlsson ,  Christopher F. Lyons

发明人： William G. En ,  Minh Van Ngo ,  Chih-Yuh Yang ,  David K. Foote ,  Scott A. Bell ,  Olov B. Karlsson ,  Christopher F. Lyons

IPC分类号： H01L21/768 ,  H01L29/78

CPC分类号： H01L21/76897 ,  H01L21/76895

摘要： During damascene formation of local interconnects in a semiconductor wafer, a punch-through region can be formed into the substrate as a result of exposing the oxide spacers that are adjacent to a transistor gate to one or more etching plasmas that are used to etch one or more overlying dielectric layers. A punch-through region can damage the transistor circuit. Improved, multipurpose spacers are provided to reduce the chances of over-etching. The multipurpose spacers are made of silicon oxime. The etching plasmas that are used to etch one or more overlying dielectric layers tend to have a higher selectivity ratio to the multipurpose spacers than to the conventional oxide spacers. Additionally, the multipurpose spacers do not tend to degrade the hot carrier injection (HCI) properties as would a typical nitride spacer.

摘要翻译： 在半导体晶片中局部互连的镶嵌形成期间，由于将与晶体管栅极相邻的氧化物间隔物暴露于用于蚀刻一个或多个蚀刻等离子体的一个或多个蚀刻等离子体，可以将穿透区域形成为衬底， 更重叠的电介质层。 穿通区域可能会损坏晶体管电路。 提供改进的多用途间隔件以减少过度蚀刻的机会。 多用途间隔件由硅肟制成。 用于蚀刻一个或多个上覆电介质层的蚀刻等离子体与常规氧化物间隔物相比往往具有比多用途间隔物更高的选择比。 此外，多用途间隔物不会像典型的氮化物间隔物一样降低热载流子注入（HCl）性质。

公开(公告)号：US08012830B2

公开(公告)日：2011-09-06

申请号：US11835542

申请日：2007-08-08

申请人： Ning Cheng ,  Kuo-Tung Chang ,  Hiro Kinoshita ,  Chih-Yuh Yang ,  Lei Xue ,  Chungho Lee ,  Minghao Shen ,  Angela Hui ,  Huaqiang Wu

发明人： Ning Cheng ,  Kuo-Tung Chang ,  Hiro Kinoshita ,  Chih-Yuh Yang ,  Lei Xue ,  Chungho Lee ,  Minghao Shen ,  Angela Hui ,  Huaqiang Wu

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7887 ,  H01L29/7923

摘要： Memory devices having improved TPD characteristics and methods of making the memory devices are provided. The memory devices contain two or more memory cells on a semiconductor substrate and bit line openings containing a bit line dielectric between the memory cells. The memory cell contains a charge storage layer and a first poly gate. The bit line opening extends into the semiconductor substrate. By containing the bit line dielectric in the bit line openings that extend into the semiconductor substrate, the memory device can improve the electrical isolation between memory cells, thereby preventing and/or mitigating TPD.

摘要翻译： 提供了具有改善的TPD特性的存储器件和制造存储器件的方法。 存储器件在半导体衬底上包含两个或更多个存储单元，并且在存储单元之间包含位线电介质的位线开口。 存储单元包含电荷存储层和第一多晶硅栅极。 位线开口延伸到半导体衬底中。 通过将延伸到半导体衬底的位线开口中的位线电介质包含在内，存储器件可以改善存储器单元之间的电隔离，从而防止和/或减轻TPD。

公开(公告)号：US20090152669A1

公开(公告)日：2009-06-18

申请号：US11957737

申请日：2007-12-17

申请人： Lei Xue ,  Aimin Xing ,  Chih-Yuh Yang ,  Angela Hui ,  Chungho Lee

发明人： Lei Xue ,  Aimin Xing ,  Chih-Yuh Yang ,  Angela Hui ,  Chungho Lee

IPC分类号： H01L21/762 ,  H01L23/58

CPC分类号： H01L21/76224 ,  H01L27/10885

摘要： Memory devices having improved BVdss characteristics and methods of making the memory devices are provided. The memory devices contain bitline dielectrics on bitlines of a semiconductor substrate; first spacers adjacent the side surfaces of the bitline dielectrics and on the upper surface of the semiconductor substrate; a trench in the semiconductor substrate between the first spacers; and second spacers adjacent the side surfaces of the trench. By containing the trench and the first and second spacers between the bitlines, the memory device can improve the electrical isolation between the bitlines, thereby preventing and/or mitigating bitline-to-bitline current leakage and increasing BVdss.

摘要翻译： 提供了具有改进的BVdss特性的存储器件和制造存储器件的方法。 存储器件在半导体衬底的位线上包含位线电介质; 邻近所述位线电介质的侧表面并在所述半导体衬底的上表面上的第一间隔物; 在所述第一间隔物之间​​的所述半导体衬底中的沟槽; 以及邻近沟槽的侧表面的第二间隔件。 通过在位线之间容纳沟槽和第一和第二间隔物，存储器件可以改善位线之间的电隔离，从而防止和/或减轻位线到位线的电流泄漏并增加BVdss。

公开(公告)号：US06828259B2

公开(公告)日：2004-12-07

申请号：US10017855

申请日：2001-12-14

申请人： Philip A. Fisher ,  Chih-Yuh Yang ,  Marina V. Plat ,  Russell R.A. Callahan ,  Ashok M. Khathuria

发明人： Philip A. Fisher ,  Chih-Yuh Yang ,  Marina V. Plat ,  Russell R.A. Callahan ,  Ashok M. Khathuria

IPC分类号： H01L2126

CPC分类号： H01L21/32139 ,  H01L21/28123

摘要： A process for forming a transistor having a gate width of less than 70 nm is disclosed herein. The process includes E-beam irradiation a gate patterned on a photoresist layer, trimming the gate patterned on the photoresist layer, and etching the gate patterned on the photoresist layer to a polysilicon layer disposed below the photoresist layer.

摘要翻译： 本文公开了一种形成栅极宽度小于70nm的晶体管的工艺。 该工艺包括在光致抗蚀剂层上图案化的栅极的电子束照射，修整在光致抗蚀剂层上图案化的栅极，以及将在光致抗蚀剂层上图案化的栅极蚀刻到设置在光致抗蚀剂层下方的多晶硅层。

公开(公告)号：US06214683B1

公开(公告)日：2001-04-10

申请号：US09290555

申请日：1999-04-12

申请人： Qi Xiang ,  Scott Allan Bell ,  Chih-Yuh Yang

发明人： Qi Xiang ,  Scott Allan Bell ,  Chih-Yuh Yang

IPC分类号： H01L21336

CPC分类号： H01L21/28123 ,  H01L21/32139 ,  H01L29/665

摘要： A process for fabricating a semiconductor device includes the formation of a hard-mask using lithographic techniques followed by a lateral oxidation process to reduce the lateral dimension of the hard-mask. The lateral oxidation is carried out by selectively oxidizing an oxidizable layer situated between an etch-stop layer and an oxidation resistant layer. Upon completion of the lateral oxidation process, etch-stop layer and the oxidation resistant are removed and a residual layer of oxidizable material is then used as a mask for the formation of a device component. The lateral dimension of the residual layer can be substantially less than that achievable by optical lithographic techniques.

摘要翻译： 制造半导体器件的方法包括使用光刻技术形成硬掩膜，然后进行横向氧化处理以减小硬掩模的横向尺寸。 侧向氧化通过选择性地氧化位于蚀刻停止层和抗氧化层之间的可氧化层来进行。 在完成横向氧化工艺后，去除蚀刻停止层和耐氧化层，然后使用剩余的可氧化材料层作为用于形成器件部件的掩模。 残余层的横向尺寸可以显着小于通过光学平版印刷技术实现的尺寸。

公开(公告)号：US6121155A

公开(公告)日：2000-09-19

申请号：US205590

申请日：1998-12-04

申请人： Chih-Yuh Yang ,  Scott Bell ,  Qi Xiang

发明人： Chih-Yuh Yang ,  Scott Bell ,  Qi Xiang

IPC分类号： H01L21/308 ,  H01L21/311 ,  H01L21/8238 ,  H01L21/302

CPC分类号： H01L21/82385 ,  H01L21/3088 ,  H01L21/31116

摘要： The present invention provides a process for self-limiting trim etch of patterned photoresist that will allow integrated circuit fabrication to achieve smaller integrated circuit component features and greatly reduce final critical dimension drift or variation. Trim time is set in a plateau region of the critical dimension loss process curve.

摘要翻译： 本发明提供了一种用于图案化光致抗蚀剂的自限制微调蚀刻的方法，其将允许集成电路制造实现更小的集成电路组件特征并大大减少最终临界尺寸漂移或变化。 修剪时间设置在临界尺寸损失过程曲线的平台区域。