公开(公告)号：US07560779B2

公开(公告)日：2009-07-14

申请号：US10426454

申请日：2003-04-29

申请人： Mark S. Rodder ,  Jarvis B. Jacobs

发明人： Mark S. Rodder ,  Jarvis B. Jacobs

IPC分类号： H01L27/088

CPC分类号： H01L21/823857 ,  H01L21/823814

摘要： A mixed voltage circuit is formed by providing a substrate (12) having a first region (20) for forming a first device (106), a second region (22) for forming a second device (108) complementary to the first device (106), and a third region (24) for forming a third device (110) that operates at a different voltage than the first device (106). A gate layer (50) is formed outwardly of the first, second, and third regions (20, 22, 24). While maintaining a substantially uniform concentration of a dopant type (51) in the gate layer (50), a first gate electrode (56) is formed in the first region (20), a second gate electrode (58) is formed in the second region (22), and a third gate electrode (60) is formed in the third region (24). The third region (24) is protected while implanting dopants (72) into the first region (20) to form source and drain features (74) for the first device (106). The first region (20) is protected while implanting dopants (82) into the third region (24) to form disparate source and drain features (84) for the third device (110).

摘要翻译： 通过提供具有用于形成第一装置（106）的第一区域（20）的基板（12），形成与第一装置（106）互补的第二装置（108）的第二区域（22）形成混合电压电路 ）和用于形成在与第一装置（106）不同的电压下工作的第三装置（110）的第三区域（24）。 栅极层（50）形成在第一，第二和第三区域（20,22,24）的外侧。 在栅极层（50）中保持掺杂剂类型（51）的浓度基本均匀的同时，在第一区域（20）中形成第一栅电极（56），第二栅电极（58）形成在第二栅极 区域（22）和第三栅电极（60）形成在第三区域（24）中。 第三区域（24）被保护，同时将掺杂剂（72）注入到第一区域（20）中以形成用于第一装置（106）的源极和漏极特征（74）。 第一区域（20）被保护，同时将掺杂剂（82）注入到第三区域（24）中以形成用于第三装置（110）的不同的源极和漏极特征（84）。

公开(公告)号：US07443007B2

公开(公告)日：2008-10-28

申请号：US11564634

申请日：2006-11-29

申请人： Rick L. Wise ,  Mark S. Rodder

发明人： Rick L. Wise ,  Mark S. Rodder

IPC分类号： H01L23/58

CPC分类号： H01L21/823878 ,  H01L21/76237 ,  H01L29/1054 ,  H01L29/6659 ,  H01L29/7833

摘要： The present invention provides a trench isolation structure, a method of manufacture therefor and a method for manufacturing an integrated circuit including the same. The trench isolation structure (130), in one embodiment, includes a trench located within a substrate (110), the trench having an implanted buffer layer (133) located in the sidewalls thereof. The trench isolation structure (130) further includes a barrier layer (135) located over the implanted buffer layer (133), and fill material (138) located over the barrier layer (135) and substantially filling the trench.

摘要翻译： 本发明提供一种沟槽隔离结构及其制造方法以及包括该沟槽隔离结构的集成电路的制造方法。 在一个实施例中，沟槽隔离结构（130）包括位于衬底（110）内的沟槽，沟槽具有位于其侧壁中的注入缓冲层（133）。 沟槽隔离结构（130）还包括位于注入缓冲层（133）上的阻挡层（135）和位于阻挡层（135）上方并且基本上填充沟槽的填充材料（138）。

公开(公告)号：US06767777B2

公开(公告)日：2004-07-27

申请号：US10068014

申请日：2002-02-05

申请人： Keith A. Joyner ,  Mark S. Rodder

发明人： Keith A. Joyner ,  Mark S. Rodder

IPC分类号： H01L21338

CPC分类号： H01L21/76897 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for manufacturing a transistor includes providing a transistor assembly having a semiconductor layer with a first surface, a dielectric layer disposed on the first surface, a gate electrode disposed on the dielectric layer, an insulation layer adjacent at least part of the gate electrode, and a nitride spacer layer adjacent at least part of the insulation layer. The method also includes depositing, on part of the first surface, a material that will react with the semiconductor layer to form silicide and removing the unreacted material. The method further includes etching the nitride spacer layer, depositing a pre-metal spacer layer adjacent at least part of the nitride spacer layer and at least part of the first surface, etch removing a portion of the pre-metal spacer layer to expose part of the silicided portion of the first surface, and forming a contact with the silicided portion of the first surface.

摘要翻译： 一种制造晶体管的方法，包括：提供具有第一表面的半导体层，设置在第一表面上的电介质层，设置在电介质层上的栅电极，与栅电极的至少一部分相邻的绝缘层的晶体管组件， 以及邻近绝缘层的至少一部分的氮化物间隔层。 该方法还包括在第一表面的一部分上沉积将与半导体层反应以形成硅化物并除去未反应材料的材料。 该方法还包括蚀刻氮化物间隔层，沉积与氮化物间隔层的至少一部分相邻的预金属间隔层和至少部分第一表面，蚀刻去除前金属间隔层的一部分以暴露部分 第一表面的硅化部分，并与第一表面的硅化部分形成接触。

公开(公告)号：US06635584B2

公开(公告)日：2003-10-21

申请号：US10229480

申请日：2002-08-28

申请人： Zhiqiang Jeff Wu ,  Mark S. Rodder ,  Manoj Mehrotra

发明人： Zhiqiang Jeff Wu ,  Mark S. Rodder ,  Manoj Mehrotra

IPC分类号： H01L2131

CPC分类号： H01L21/28247 ,  H01L21/28123

摘要： A system for fabricating an integrated circuit is disclosed that includes providing a semiconductor substrate (10), and forming a gate oxide layer (12) on an active area on the substrate. A polysilicon gate (14) is formed, on top of the gate oxide, by etching. Etch damage (16) on the substrate surface is repaired by anneal in an inert gas environment—e.g., He, Ne, N2, Ar gas, or combinations thereof.

摘要翻译： 公开了一种用于制造集成电路的系统，其包括提供半导体衬底（10），以及在衬底上的有源区上形成栅极氧化物层（12）。 通过蚀刻在栅极氧化物的顶部上形成多晶硅栅极（14）。 在惰性气体环境（例如He，Ne，N 2，Ar气体或其组合）中通过退火来修复基底表面上的蚀刻损伤（16）。

公开(公告)号：US06329225B1

公开(公告)日：2001-12-11

申请号：US09438053

申请日：1999-11-10

申请人： Mark S. Rodder

发明人： Mark S. Rodder

IPC分类号： H01L2972

CPC分类号： H01L21/28518 ,  H01L21/2652 ,  H01L21/823425 ,  H01L27/088 ,  H01L29/665 ,  H01L29/6656

摘要： An enlarged contact area (62, 162) is formed for a gate structure (14, 114) by providing a substrate (12, 112) having at least one gate electrode (22, 122) thereon. An implant sidewall (42, 142) is formed outwardly from the gate electrode (22, 122) and defines an implant area (44, 144) in the substrate (12, 112). A terminal (50, 150) is formed for the gate electrode (22, 122) by implanting dopants (46, 146) into the implant area (44, 144) in the substrate (12, 112). The implant sidewall (42, 142) is removed and an insulative sidewall (60, 160) is formed outwardly from the gate electrode (22, 122). The insulative sidewall (60, 160) has a thickness less than that of the implant sidewall (42, 142) to define an enlarged contact area (62, 162) for the terminal (50, 150).

摘要翻译： 通过提供在其上具有至少一个栅电极（22,122）的衬底（12,112），为栅极结构（14,114）形成扩大的接触区域（62,162）。 植入侧壁（42,142）从栅电极（22,122）向外形成并限定在衬底（12,112）中的植入区域（44,144）。 通过将掺杂剂（46,146）注入到衬底（12,112）中的植入区域（44,144）中，为栅电极（22,122）形成端子（50,150）。 去除植入侧壁（42,142），并且从栅电极（22,122）向外形成绝缘侧壁（60,160）。 绝缘侧壁（60,160）的厚度小于植入侧壁（42,142）的厚度，以限定用于端子（50,150）的放大的接触面积（62,162）。

公开(公告)号：US06306712B1

公开(公告)日：2001-10-23

申请号：US09205637

申请日：1998-12-03

申请人： Mark S. Rodder ,  Mahalingam Nandakumar

发明人： Mark S. Rodder ,  Mahalingam Nandakumar

IPC分类号： H01L21336

CPC分类号： H01L29/6659 ,  H01L21/2652 ,  H01L21/26586 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/4983 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  Y10S438/926 ,  Y10S438/931

摘要： A transistor (30) and method for forming a transistor using an edge blocking material (24) is disclosed herein. The edge blocking material (24) may be located adjacent a gate (22) or disposable gate or may be part of a disposable gate. During an angled pocket implant, the edge blocking material (24) blocks some dopant from entering the semiconductor body (10) and the dopant (18) placed under the edge blocking material is located at a given distance below the surface of the semiconductor body (10).

摘要翻译： 本文公开了一种用于使用边缘阻挡材料（24）形成晶体管的晶体管（30）和方法。 边缘阻挡材料（24）可以位于邻近门（22）或一次性门，或者可以是一次性门的一部分。 在成角度的袋式注入期间，边缘阻挡材料（24）阻挡一些掺杂剂进入半导体本体（10），并且位于边缘阻挡材料下面的掺杂剂（18）位于半导体本体表面下方给定的距离处 10）。

公开(公告)号：US06261887B1

公开(公告)日：2001-07-17

申请号：US09136333

申请日：1998-08-19

申请人： Mark S. Rodder

发明人： Mark S. Rodder

IPC分类号： H01L218238

CPC分类号： H01L29/0847 ,  H01L21/823842 ,  H01L29/42376 ,  H01L29/4933 ,  H01L29/495 ,  H01L29/66545 ,  Y10S438/902

摘要： Transistors may be fabricated by isolating a first region (16) of a semiconductor layer from a second region (18) of the semiconductor layer (12). A first disposable gate structure (26) of the first transistor may be formed over the first region (16) of the semiconductor layer (12). A second disposable gate structure (28) of the second, complementary transistor may be formed over the second region (18) of the semiconductor layer (12). A capping layer (60) may be formed over the first and second regions (16, 18) including the first and second disposable gate structures (26, 28). A portion (62, 64) of the first and second disposable gate structures (26, 28) may be exposed through the capping layer (60). A second disposable gate cap (66) may be formed over the exposed portion (64) of the second disposable gate structure (28) and at least part of the first disposable gate structure (26) removed. A first gate structure (70) of the first transistor may be formed in the place of removed part of the first disposable gate structure. In one embodiment, a second gate structure (80) of the second transistor may comprise the second disposable gate structure (28). In another embodiment, a first disposable gate cap (76) may be formed over the exposed portion (78) of the first gate structure and the second disposable gate cap (66) over the second disposable gate structure (28) may be removed. The second gate structure (80) of the second transistor may then be formed in the place of the removed second disposable gate structure (28).

摘要翻译： 可以通过将半导体层的第一区域（16）与半导体层（12）的第二区域（18）隔离来制造晶体管。 第一晶体管的第一一次性栅极结构（26）可以形成在半导体层（12）的第一区域（16）上。 第二互补晶体管的第二一次性栅极结构（28）可以形成在半导体层（12）的第二区域（18）上。 可以在包括第一和第二一次性栅极结构（26,28）的第一和第二区域（16,18）之上形成覆盖层（60）。 第一和第二一次性栅极结构（26,28）的部分（62,64）可以通过覆盖层（60）暴露。 可以在第二一次性栅极结构（28）的暴露部分（64）上形成第二一次性栅极盖（66），并且去除第一一次性栅极结构（26）的至少一部分。 第一晶体管的第一栅极结构（70）可以形成在第一一次性栅极结构的去除部分的位置。 在一个实施例中，第二晶体管的第二栅极结构（80）可以包括第二一次性栅极结构（28）。 在另一个实施例中，可以在第一栅极结构的暴露部分（78）上形成第一一次性栅极盖（76），并且可以移除第二一次性栅极结构（28）上的第二一次性栅极盖（66）。 然后可以形成第二晶体管的第二栅极结构（80）代替去除的第二一次性栅极结构（28）。

公开(公告)号：US06251761B1

公开(公告)日：2001-06-26

申请号：US09447175

申请日：1999-11-22

申请人： Mark S. Rodder ,  Sunil V. Hattangady

发明人： Mark S. Rodder ,  Sunil V. Hattangady

IPC分类号： H01L213205

CPC分类号： H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L28/56 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

摘要： A gate stack (104) including a gate dielectric with reduced effective electrical thickness. A high-k dielectric (108) is formed over the silicon substrate (102). Remote plasma nitridation of the high-k dielectric is performed to create a nitride layer (107) over the high-k dielectric (107). A conductive layer (110) is formed over the nitride layer (107) forming the gate electrode.

摘要翻译： 一种栅极堆叠（104），包括具有降低的有效电气厚度的栅极电介质。 在硅衬底（102）之上形成高k电介质（108）。 执行高k电介质的远程等离子体氮化，以在高k电介质（107）上形成氮化物层（107）。 在形成栅电极的氮化物层（107）之上形成导电层（110）。

公开(公告)号：US06242295B1

公开(公告)日：2001-06-05

申请号：US09225580

申请日：1999-01-05

申请人： Mark S. Rodder ,  Douglas T. Grider ,  Katherine Violette

发明人： Mark S. Rodder ,  Douglas T. Grider ,  Katherine Violette

IPC分类号： H01L218238

CPC分类号： H01L21/8234 ,  H01L21/823814 ,  H01L21/823864

摘要： A method of forming a plurality of shallow junction transistors, the method comprising the steps of providing a substrate (10) having a first region (13) and a second region (15). The first region (13) and the second region (15) include a first channel region (14) and a second channel region (16), respectively. A first gate (22) is formed proximate the first channel region (14) and is separated from the substrate (10) by a portion of a primary insulation layer (20). A second gate (24) is formed proximate the second channel region (16) and is separated from the substrate by a portion of the primary insulation layer (20). A dopant layer (34) is then formed outwardly of the substrate (10) proximate the first region (13) and the second region (15). The dopant layer (34) proximate the first region (13) is implanted with a first dopant (40). The dopant layer (34) proximate the second region (15) is implanted with a second dopant (48). A portion of the first dopant (40) in the dopant layer (34) is diffused into the substrate (10) proximate the first region (13) to form a first shallow doped region (50), and a portion of the second dopant (48) in the dopant layer (34) is diffused into the substrate (10) proximate the second region (15) to form a second shallow doped region (52). The first shallow doped region (50) may form a source and a drain for a first shallow junction transistor (54) and the second shallow doped region (52) may form a source and a drain for a second shallow junction transistor (55).

摘要翻译： 一种形成多个浅结晶体管的方法，所述方法包括以下步骤：提供具有第一区域（13）和第二区域（15）的衬底（10）。 第一区域（13）和第二区域（15）分别包括第一沟道区域（14）和第二沟道区域（16）。 第一栅极（22）形成在第一沟道区域（14）附近，并且通过主绝缘层（20）的一部分与衬底（10）分离。 第二栅极（24）形成在第二沟道区域（16）附近，并且通过一次绝缘层（20）的一部分与衬底分离。 然后在第一区域（13）和第二区域（15）附近，在衬底（10）的外部形成掺杂剂层（34）。 靠近第一区域（13）的掺杂剂层（34）注入第一掺杂剂（40）。 靠近第二区域（15）的掺杂剂层（34）注入第二掺杂剂（48）。 掺杂剂层（34）中的第一掺杂剂（40）的一部分在第一区域（13）附近扩散到衬底（10）中，以形成第一浅掺杂区域（50），并且部分第二掺杂剂 掺杂剂层（34）中的第二浅掺杂区域（48）在第二区域（15）附近扩散到衬底（10）中以形成第二浅掺杂区域（52）。 第一浅掺杂区域（50）可以形成用于第一浅结晶体管（54）的源极和漏极，并且第二浅掺杂区域（52）可以形成用于第二浅结晶体管（55）的源极和漏极。

公开(公告)号：US5976937A

公开(公告)日：1999-11-02

申请号：US136750

申请日：1998-08-19

申请人： Mark S. Rodder ,  Mahalingam Nandakumar

发明人： Mark S. Rodder ,  Mahalingam Nandakumar

IPC分类号： H01L21/265 ,  H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/1083 ,  H01L21/26586 ,  H01L21/823418 ,  H01L29/66492 ,  H01L29/6659

摘要： Method of making transistors having ultrashallow source and drain junction with reduced gate overlap may comprise forming a first gate electrode (124) separated from a first active area (126) of a semiconductor layer (112) by a first gate insulator (130). A second gate electrode (140) may be formed substantially perpendicular to the first gate electrode (124) and separated from a second active area (142) of the semiconductor layer by a second gate insulator (146). A masking layer (160) may be formed over the semiconductor layer (112) and expose a source and a drain section (162 and 164) of the first active area (126) and a source and a drain section (166 and 168) of the second active area (142). Dopants may be implanted from a first direction substantially parallel to the first gate electrode (124) into the source and drain sections (166 and 168) of the first active area (126). The dopants are implanted in the first direction at an angle at which the masking layer (160) blocks entry of the dopants into the source and drain sections (166 and 168) of the second active area (142). Dopants may be implanted from a second direction substantially parallel to the second gate electrode (140) and perpendicular to the first direction into the source and drain sections (166 and 168) of the second active area (142). The dopants are implanted in the second direction at an angle at which the masking layer (160) blocks entry of the dopants into the source and drain sections (162 and 164) of the first active area (126).

摘要翻译： 制造具有减少的栅极重叠的超短源极和漏极结的晶体管的方法可以包括通过第一栅极绝缘体（130）形成与半导体层（112）的第一有源区（126）分离的第一栅电极（124）。 第二栅极电极（140）可以形成为基本上垂直于第一栅电极（124）并且通过第二栅极绝缘体（146）与半导体层的第二有源区域（142）分离。 可以在半导体层（112）之上形成掩模层（160）并且暴露第一有源区域（126）的源极和漏极部分（162和164）以及源极和漏极部分（166和168） 第二活动区域（142）。 掺杂剂可以从基本上平行于第一栅电极（124）的第一方向注入到第一有源区（126）的源区和漏区（166和168）中。 所述掺杂剂以所述掩蔽层（160）阻止所述掺杂剂进入所述第二有源区域（142）的源极和漏极部分（166和168）的角度沿所述第一方向植入。 掺杂剂可以从基本上平行于第二栅电极（140）并垂直于第一方向的第二方向注入第二有源区（142）的源区和漏区（166和168）中。 所述掺杂剂以所述掩蔽层（160）阻挡所述掺杂剂进入所述第一有源区（126）的源区和漏区（162和164）的角度在第二方向上注入。