公开(公告)号：US07376868B2

公开(公告)日：2008-05-20

申请号：US10347369

申请日：2003-01-21

申请人： Shuichi Yoshizawa ,  Masaki Ukai

发明人： Shuichi Yoshizawa ,  Masaki Ukai

IPC分类号： G06F11/00

CPC分类号： G06F11/0751 ,  G06F12/126

摘要： A cache memory device in an N-way (N is an integer of 2 or larger) set associative system includes a way detection unit detecting one way exhibiting a specified strength on the basis of a reference history defined as bits representing a win/loss relation between ways and updated so as to indicate one way exhibiting the specified strength, and an error detection unit detecting a bit error in the reference history if the way detection unit does not detect one way exhibiting the specified strength.

摘要翻译： N路（N为2以上的整数）组合关联系统的高速缓冲存储器装置包括路径检测单元，该方式检测单元基于被定义为代表胜利关系的比特的参考历史来检测表现出特定强度的单向 方式之间进行更新，以指示表现出指定强度的一种方式，以及错误检测单元，如果方式检测单元未检测到具有指定强度的单向，则检测参考历史中的位错误。

公开(公告)号：US07310705B2

公开(公告)日：2007-12-18

申请号：US10981772

申请日：2004-11-05

申请人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

发明人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

IPC分类号： G06F12/08 ,  G06F12/12 ,  G06F12/10

CPC分类号： G06F12/0859 ,  G06F9/3824 ,  G06F9/3851 ,  G06F12/0811 ,  G06F12/0842

摘要： The present invention relates to a multithread processor. In the multithread processor, when a cache miss occurs on a request related to an instruction in, of a plurality of caches arranged hierarchically, a cache at the lowest place in the hierarchy, with respect to the request suffering the cache miss, a cache control unit notifies an instruction identifier and a thread identifier, which are related to the instruction, to a multithread control unit. When a cache miss occurs on an instruction to be next completed, the multithread control unit makes the switching between threads on the basis of the instruction identifier and thread identifier notified from the cache control unit. This enables effective thread switching, thus enhancing the processing speed.

摘要翻译： 多线程处理器技术领域本发明涉及一种多线程处理器。 在多线程处理器中，当在与分级排列的多个高速缓存中的指令相关的请求上发生高速缓存未命中时，相对于遭受高速缓存未命中的请求，层级中的最低位置处的高速缓存，高速缓存控制 单元将与指令相关的指令标识符和线程标识符通知给多线程控制单元。 当在接下来完成的指令上发生高速缓存未命中时，多线程控制单元基于从缓存控制单元通知的指令标识符和线程标识符进行线程之间的切换。 这使得能够有效的线程切换，从而提高处理速度。

公开(公告)号：US20070050505A1

公开(公告)日：2007-03-01

申请号：US11333327

申请日：2006-01-18

申请人： Hideyuki Unno ,  Masaki Ukai ,  Naozumi Aoki

发明人： Hideyuki Unno ,  Masaki Ukai ,  Naozumi Aoki

IPC分类号： G06F15/173

CPC分类号： G06F13/404 ,  H04L49/3018 ,  H04L49/3027 ,  H04L49/35 ,  H04L49/503

摘要： An apparatus for controlling data transfer performed with a computer connected to a data bus, which performs data transfer in one direction, the apparatus includes a data transfer controlling unit that controls the data transfer with the computer by setting a data bandwidth of an input bus to be greater than a data bandwidth of an output bus, where the input bus transfers data to be input to the computer, and the output bus transfers data output by the computer.

摘要翻译： 一种用于控制数据传送的装置，该计算机连接到在一个方向上执行数据传输的数据总线，所述装置包括数据传送控制单元，其通过将输入总线的数据带宽设置为 大于输出总线的数据带宽，其中输入总线传送要输入到计算机的数据，并且输出总线传送计算机输出的数据。

公开(公告)号：US07103755B2

公开(公告)日：2006-09-05

申请号：US10339414

申请日：2003-01-10

申请人： Susumu Akiu ,  Masaki Ukai ,  Toshio Yoshida

发明人： Susumu Akiu ,  Masaki Ukai ,  Toshio Yoshida

IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F15/00

CPC分类号： G06F9/3828 ,  G06F9/3822 ,  G06F9/3836 ,  G06F9/3859

摘要： An apparatus for efficient parallel executing instruction avoiding the usage of cross bypasses, the apparatus including an instruction buffer for storing instructions, of decoders for decoding, in parallel, the instructions which simultaneously issue from the instruction buffer, executing units for executing the instructions decoded in the decoders, and an instruction-issuing controlling means for controlling the issuing of the instructions in such a way that, when the instructions are executed, one of the plural executing units executes instructions more frequently than the rest of the plural executing units. The apparatus is preferably incorporated in an information processor to superscalar or out-of-order instruction execution.

摘要翻译： 一种用于避免使用交叉旁路的装置，该装置包括用于存储指令的指令缓冲器，用于并行地解码从指令缓冲器同时发出的指令的执行单元，用于执行在 解码器和指令发布控制装置，用于控制指令的发出，使得当执行指令时，多个执行单元中的一个执行指令比多个执行单元的其余部分执行更频繁的指令。 该装置优选地并入信息处理器中以超标量或无序指令执行。

公开(公告)号：US20060026355A1

公开(公告)日：2006-02-02

申请号：US10998561

申请日：2004-11-30

申请人： Tomoyuki Okawa ,  Kumiko Endo ,  Hiroyuki Kojima ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Kumiko Endo ,  Hiroyuki Kojima ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/1045 ,  G06F12/0897

摘要： A cache memory includes a first-level cache-memory unit that stores data; a second-level cache-memory unit that stores data that is same as the data stored in the first-level cache-memory unit; a storage unit that stores a part of information relating to the first-level cache-memory unit; and a coherence maintaining unit that maintains cache-coherence between the first-level cache-memory unit and the second-level cache-memory unit based on information stored in the storage unit.

摘要翻译： 缓存存储器包括存储数据的第一级高速缓冲存储器单元; 存储与存储在第一级高速缓冲存储器单元中的数据相同的数据的二级缓存存储单元; 存储单元，其存储与所述一级高速缓冲存储器单元相关的信息的一部分; 以及相干维持单元，其基于存储在所述存储单元中的信息来维持所述第一级高速缓冲存储器单元与所述第二级高速缓冲存储器单元之间的高速缓存相干性。

公开(公告)号：US20050188187A1

公开(公告)日：2005-08-25

申请号：US11114202

申请日：2005-04-26

申请人： Ryuichi Sunayama ,  Aiichirou Inoue ,  Masaki Ukai

发明人： Ryuichi Sunayama ,  Aiichirou Inoue ,  Masaki Ukai

IPC分类号： G06F9/00 ,  G06F9/38

CPC分类号： G06F9/3804

摘要： An apparatus includes a branch instruction prediction unit configured to make branch prediction, and a branch prediction control unit configured to control an instruction fetch control unit, an instruction buffer, an instruction decoder, and the branch instruction prediction unit, wherein when the branch prediction control unit ascertains that the branch prediction by the branch instruction prediction unit is erroneous, the branch prediction control unit outputs to the instruction fetch control unit a signal for suppressing an instruction fetch request already supplied to the memory unit and outputs to the instruction buffer a signal for nullifying the instruction buffer during a period between a point in time at which the ascertainment is made by the branch prediction control unit that the branch prediction by the branch instruction prediction unit is erroneous and a point in time at which the instruction buffer fetches a correct instruction from the memory unit.

摘要翻译： 一种装置，包括：分支指示预测单元，用于进行分支预测;以及分支预测控制单元，被配置为控制指令获取控制单元，指令缓冲器，指令解码器和分支指令预测单元，其中当分支预测控制 单元确定分支指令预测单元的分支预测是错误的，分支预测控制单元向指令获取控制单元输出用于抑制已经提供给存储单元的指令获取请求的信号，并向指令缓冲器输出用于 在分支预测控制单元确定分支指令预测单元的分支预测错误的时间点和指令缓冲器获取正确指令的时间点之间的时间段期间使指令缓冲器无效 从存储单元。

公开(公告)号：US06920549B1

公开(公告)日：2005-07-19

申请号：US09532275

申请日：2000-03-21

申请人： Masaki Ukai

发明人： Masaki Ukai

IPC分类号： G06F9/38 ,  G06F9/32 ,  G06F9/42

CPC分类号： G06F9/3844 ,  G06F9/30054 ,  G06F9/3804 ,  G06F9/3806 ,  G06F9/3824 ,  G06F9/3826

摘要： A branch history information write control device in an instruction execution processing apparatus includes a memory unit storing an instruction string, and a branch prediction unit performing a branch prediction of a branch instruction. A control unit in the device controls the memory unit and the branch prediction unit in such a way that writing of branch history information in the branch prediction unit and control over fetching of the instruction string in the memory unit may not occur simultaneously so that no instruction fetch is held. A bypass unit in the device makes the branch history information of the branch instruction a research target of a branch prediction, where said control unit uses a counter to count several clock cycles (several states) to delay, for a period of several clock cycles (several states), the writing of the branch history information and control, beforehand, the fetching of the instruction string.

摘要翻译： 指令执行处理装置中的分支历史信息写入控制装置包括存储指令串的存储单元和执行分支指令的分支预测的分支预测单元。 设备中的控制单元以这样的方式控制存储器单元和分支预测单元，使得分支预测单元中的分支历史信息的写入和对存储器单元中的指令串的取出的控制可能不会同时发生，使得没有指令 抓取举行。 设备中的旁路单元使分支指令的分支历史信息成为分支预测的研究对象，其中所述控制单元使用计数器对几个时钟周期（几个状态）进行计数以延迟几个时钟周期 几个状态），写入分支历史信息和控制，预先取出指令串。

公开(公告)号：US08327236B2

公开(公告)日：2012-12-04

申请号：US12604544

申请日：2009-10-23

申请人： Masaki Ukai

发明人： Masaki Ukai

IPC分类号： H03M13/00

CPC分类号： H03M13/1575 ,  G06F11/1028 ,  H03M13/1515

摘要： An error judging circuit includes a first EOR circuit tree that generates a check bit of a correction code by polynomial remainder calculation with respect to a polynomial expression of an original code which is protected from an error with respect to data of m bit block unit by addition in a Galois extension field GF (2m) in SmEC-DmED using Reed-Solomon code, a second EOR circuit tree for generating syndromes from Sn=Y(αn) with respect to code C(x) in which the check bit is added to the original code when a polynomial representation of a code which is to be detected an error and has a possibility that an error is mixed is Y(x), and an error detection circuit unit that detect if there is a one block error, a two block error, or no error based on whether or not an equation of syndromes S12=S0S2 is satisfied.

摘要翻译： 错误判断电路包括：第一EOR电路树，其通过多项式余数计算生成校正码的校验位，相对于通过加法相对于m位块单元的数据而受到保护的原始代码的多项式表达式 在使用Reed-Solomon码的SmEC-DmED中的Galois扩展字段GF（2m）中，使用第二EOR电路树，用于相对于其中加上校验位的代码C（x）产生来自Sn = Y（αn）的校正子 当要检测到错误并且具有混合错误的可能性的代码的多项式表示时，原始代码为Y（x），以及检测是否存在一个块错误的错误检测电路单元，二 块错误或基于是否满足综合征方程S12 = S0S2的错误。

公开(公告)号：US20120173853A1

公开(公告)日：2012-07-05

申请号：US13373386

申请日：2011-11-14

申请人： Masaki Ukai

发明人： Masaki Ukai

IPC分类号： G06F9/30

CPC分类号： G06F9/3016 ,  G06F9/30141 ,  G06F9/30167 ,  G06F9/3822 ,  G06F9/3824 ,  G06F9/3836 ,  G06F9/3889

摘要： A processing apparatus includes an execution unit which performs computation on two operand inputs each being selectable between read data from a register and an immediate value. The processing apparatus also includes another execution unit which performs computation on two operand inputs, one of which is selectable between read data from a register and an immediate value, and the other of which is an immediate value. A control unit determines, based on a received instruction specifying a computation on two operands, whether each of the two operands specifies read data from a register or an immediate value. Depending on the determination result, the control unit causes one of the execution units to execute the computation specified by the received instruction.

摘要翻译： 处理装置包括执行单元，该执行单元对两个操作数输入执行计算，每个操作数输入可在来自寄存器的读取数据和立即值之间选择。 处理装置还包括另外一个执行单元，该执行单元对两个操作数输入执行计算，其中一个操作数输入可以在来自寄存器的读取数据和立即值之间进行选择，另一个是立即值。 控制单元基于指定两个操作数上的计算的接收指令，确定两个操作数中的每一个是否从寄存器指定读取数据或立即值。 根据确定结果，控制单元使一个执行单元执行由接收到的指令指定的计算。

公开(公告)号：US07971029B2

公开(公告)日：2011-06-28

申请号：US12638746

申请日：2009-12-15

申请人： Hideyuki Unno ,  Masaki Ukai ,  Matthew Depetro

发明人： Hideyuki Unno ,  Masaki Ukai ,  Matthew Depetro

IPC分类号： G06F15/177 ,  G06F15/76

CPC分类号： G06F9/52 ,  G06F9/522

摘要： A barrier synchronization device for realizing barrier synchronization of at least 2 processor cores belonging to a same synchronization group among a plurality of processor cores is included in a multi-core processor having a plurality of processor cores, and when two or more processor cores in that multi-core processor belong to the same synchronization group, the included barrier synchronization device is used for realizing barrier synchronization.

摘要翻译： 用于实现多个处理器核心中属于同一同步组的至少2个处理器核心的屏障同步的屏障同步装置包括在具有多个处理器核心的多核处理器中，并且当该处理器核心中的两个或多个处理器核心 多核处理器属于同一同步组，所包含的屏障同步装置用于实现屏障同步。