公开(公告)号：US08441836B2

公开(公告)日：2013-05-14

申请号：US12884413

申请日：2010-09-17

申请人： Ward Parkinson ,  Thomas Trent

发明人： Ward Parkinson ,  Thomas Trent

IPC分类号： G11C11/00

CPC分类号： G11C13/0033 ,  G11C11/22 ,  G11C13/0023

摘要： An addressing scheme for non-volatile memory arrays having short circuit defects that manages the demand for error correction. The scheme generally avoids simultaneous active driving of the row line and column line of the selected cell during write. Instead, only a single row or column line is actively driven at any one time and all other array lines are left floating. In addition, the number of memory cells accessed from a given row or column during a fetch may be limited. The benefits of the scheme include preventing short circuits from drawing excess currents through the array and limiting the frequency of read or write failures caused by short circuits to a manageable number. In one embodiment, the scheme maintains the demand for error correction to within the error correction capability of a flash controller. Exemplary embodiments include phase-change memory arrays.

摘要翻译： 一种具有管理误差校正需求的短路缺陷的非易失性存储器阵列的寻址方案。 该方案通常避免在写入期间同时主动驱动所选单元的行线和列线。 相反，只有单行或列行在任何一个时间被主动驱动，所有其他的数组行都是浮动的。 此外，可以限制在取出期间从给定的行或列访问的存储器单元的数量。 该方案的好处包括防止短路引起阵列过剩的电流，并将由短路导致的读或写故障的频率限制在可管理的数量上。 在一个实施例中，该方案将对错误校正的需求保持在闪存控制器的纠错能力内。 示例性实施例包括相变存储器阵列。

公开(公告)号：US08373151B2

公开(公告)日：2013-02-12

申请号：US12565224

申请日：2009-09-23

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： H01L29/06 ,  H01L29/04

CPC分类号： H01L27/2409 ,  H01L27/2427 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/141 ,  H01L45/144

摘要： A three-dimensional memory array formed of one or more two-dimensional memory arrays of one-time programmable memory elements arranged in horizontal layers and stacked vertically upon one another; and a two-dimensional memory array of reprogrammable phase change memory elements stacked on the one or more two-dimensional memory arrays as the top layer of the three-dimensional memory array.

摘要翻译： 由一个或多个二维存储器阵列形成的三维存储器阵列，其一次性可编程存储器元件布置在水平层中并且彼此垂直堆叠; 以及堆叠在作为三维存储器阵列的顶层的一个或多个二维存储器阵列上的可重新编程的相变存储器元件的二维存储器阵列。

公开(公告)号：US08183565B2

公开(公告)日：2012-05-22

申请号：US12383489

申请日：2009-03-25

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： H01L23/58

CPC分类号： H01L27/24 ,  G11C13/0004 ,  G11C29/24 ,  H01L2924/0002 ,  H01L2924/00

摘要： A rewritable nonvolatile memory includes a test cell that is dedicated to testing the storage characteristics of other, similar, storage cells formed within the same integrated circuit memory. The test cell may be share the same structure and composition as storage cells and may be positioned proximate storage cells.

摘要翻译： 可重写非易失性存储器包括专用于测试形成在同一集成电路存储器内的其它类似存储单元的存储特性的测试单元。 测试单元可以与存储单元共享相同的结构和组成，并且可以位于存储单元附近。

公开(公告)号：US08018786B2

公开(公告)日：2011-09-13

申请号：US12717059

申请日：2010-03-03

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： G11C7/00

CPC分类号： G11C13/003 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0054 ,  G11C2213/76

摘要： A phase change memory cells including a memory element or a threshold device is read using a read current which does not threshold either the memory element or the threshold device in the case of both a set and a reset memory element. As a result, higher currents may be avoided, increasing read endurance. A sensing circuit includes a charging rate detector coupled to a selected address line and sensing a rate of change of a voltage on the selected address line.

摘要翻译： 包括存储器元件或阈值器件的相变存储器单元使用在集合和复位存储器元件的情况下不对存储器元件或阈值器件进行阈值的读取电流来读取。 因此，可以避免更高的电流，增加阅读耐力。 感测电路包括耦合到所选择的地址线并感测所选地址线上的电压的变化率的充电速率检测器。

公开(公告)号：US20110211391A1

公开(公告)日：2011-09-01

申请号：US13104062

申请日：2011-05-10

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： G11C11/21

CPC分类号： G11C11/56 ,  G11C7/16 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C16/32 ,  G11C27/005 ,  G11C29/00 ,  G11C29/021 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50008 ,  G11C29/52 ,  G11C2013/0092

摘要： A memory includes an interface through which it provides access to memory cells, such as phase change memory cells. Such access permits circuitry located on a separate integrated circuit to provide access signals, including read and write signals suitable for binary or multi-level accesses.

摘要翻译： 存储器包括其提供对存储器单元的访问的接口，诸如相变存储器单元。 这种访问允许位于单独的集成电路上的电路提供接入信号，包括适于二进制或多电平访问的读取和写入信号。

公开(公告)号：US07961495B2

公开(公告)日：2011-06-14

申请号：US12287986

申请日：2008-10-15

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： G11C11/00

CPC分类号： G11C13/0004 ,  G11C13/0069 ,  G11C2013/0066 ,  G11C2013/0078 ,  G11C2013/0092

摘要： A programmable resistance memory employs a feedback control circuit to regulate the programming current supplied to a selected programmable resistance memory element. The programmable resistance memory may be a phase change memory. The feedback control circuit monitors and controls the characteristics of a current pulse employed to program a memory cell.

摘要翻译： 可编程电阻存储器采用反馈控制电路来调节提供给选定的可编程电阻存储元件的编程电流。 可编程电阻存储器可以是相变存储器。 反馈控制电路监视和控制用于编程存储器单元的电流脉冲的特性。

公开(公告)号：US20110128766A1

公开(公告)日：2011-06-02

申请号：US12626988

申请日：2009-11-30

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： G11C5/06 ,  G11C11/00

CPC分类号： G11C7/1045 ,  G11C7/10

摘要： A nonvolatile integrated circuit memory includes mode control circuitry that allows it to be configured as any of a plurality of memory types.

摘要翻译： 非易失性集成电路存储器包括允许将其配置为多种存储器类型中的任何一种的模式控制电路。

公开(公告)号：US07684225B2

公开(公告)日：2010-03-23

申请号：US11549178

申请日：2006-10-13

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： G11C17/00

CPC分类号： G11C16/26 ,  G11C7/1006 ,  G11C7/1036 ,  G11C7/1075 ,  G11C11/4096 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0076

摘要： An array of non-volatile memory cells arranged in logical columns and logical rows, and associated circuitry to enable reading or writing one or more memory cells on a row in parallel. In some embodiments, the array of memory cells may include a phase change material. In some embodiments, the circuitry may include a write driver, a read driver, a sense amplifier, and circuitry to isolate the memory cells from the sense amplifier with extended refresh. In some embodiments, the circuitry may further include shift registers and one or more arithmetic logic units to provide a video memory.

摘要翻译： 布置在逻辑列和逻辑行中的非易失性存储器单元的阵列，以及相关联的电路，以使得能够并行地读取或写入行上的一个或多个存储器单元。 在一些实施例中，存储器单元阵列可以包括相变材料。 在一些实施例中，电路可以包括写入驱动器，读取驱动器，读出放大器以及通过扩展刷新来将存储器单元与读出放大器隔离的电路。 在一些实施例中，电路还可以包括移位寄存器和一个或多个算术逻辑单元以提供视频存储器。

公开(公告)号：US20090213645A1

公开(公告)日：2009-08-27

申请号：US12075665

申请日：2008-03-13

申请人： Ward Parkinson ,  Stefan Lai

发明人： Ward Parkinson ,  Stefan Lai

IPC分类号： G11C11/00

CPC分类号： G11C11/56 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2211/5641

摘要： A memory is configurable among a plurality of operational modes and types of interfaces. The operational modes may dictate the number of storage levels to be associated with each cell within the memory's storage matrix. Individual operational modes may be matched to individual interfaces, operated one at a time or in parallel.

摘要翻译： 存储器可在多种操作模式和类型的接口之间配置。 操作模式可以指定与存储器存储矩阵内的每个单元相关联的存储级别的数量。 各个操作模式可以与单个接口匹配，每次操作一个或一个并行操作。

公开(公告)号：US20090207645A1

公开(公告)日：2009-08-20

申请号：US12070682

申请日：2008-02-20

申请人： Ward Parkinson

发明人： Ward Parkinson

IPC分类号： G11C11/22 ,  G11C8/00 ,  G11C11/00

CPC分类号： G11C8/16 ,  G11C8/20 ,  G11C11/16 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/0014 ,  G11C13/0016 ,  G11C13/003 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2213/76

摘要： A bidirectional memory cell includes an ovonic threshold switch (OTS) and a bidirectional memory element. The OTS is configured to select the bidirectional memory element and to prevent inadvertent accesses to the memory element.

摘要翻译： 双向存储器单元包括一个双极性门限开关（OTS）和双向存储元件。 OTS被配置为选择双向存储器元件并且防止对存储器元件的无意访问。