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    PREVENTING ISOLATION LEAKAGE IN III-V DEVICES
    63.
    发明申请
    PREVENTING ISOLATION LEAKAGE IN III-V DEVICES 有权
    防止III-V器件中的隔离泄漏

    公开(公告)号：US20140001519A1

    公开(公告)日：2014-01-02

    申请号：US13538985

    申请日：2012-06-29

    申请人： Gilbert Dewey ,  Marko Radosavljevic ,  Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Niloy Mukherjee

    发明人： Gilbert Dewey ,  Marko Radosavljevic ,  Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Niloy Mukherjee

    IPC分类号： H01L29/78 ,  H01L21/762

    CPC分类号： H01L29/1054 ,  H01L21/76224 ,  H01L29/66795 ,  H01L29/785

    摘要： A fin is formed over a first barrier layer over a substrate. The first barrier layer has a band gap greater than the band gap of the fin. In one embodiment, a gate dielectric layer is deposited on the top surface and opposing sidewalls of the fin and is adjacent to a second barrier layer deposited on the first barrier layer underneath the fin. In one embodiment, the gate dielectric layer is deposited on the top surface and the opposing sidewalls of the fin and an isolating layer is formed adjacent to the first barrier layer underneath the fin. In one embodiment, the gate dielectric layer is deposited on the top surface and the opposing sidewalls of the fin, and an isolating layer is formed adjacent to the second barrier layer deposited between the fin and the first barrier layer.

    摘要翻译： 翅片形成在衬底上的第一阻挡层上。 第一阻挡层的带隙大于翅片的带隙。 在一个实施例中，栅极电介质层沉积在鳍的顶表面和相对侧壁上，并且与沉积在鳍下方的第一阻挡层上的第二势垒层相邻。 在一个实施例中，栅极电介质层沉积在顶表面上，翅片的相对的侧壁和隔离层邻近鳍片下方的第一阻挡层形成。 在一个实施例中，栅极电介质层沉积在鳍的顶表面和相对侧壁上，隔离层形成在沉积在鳍与第一阻挡层之间的第二势垒层附近。

    QUANTUM-WELL-BASED SEMICONDUCTOR DEVICES
    64.
    发明申请
    QUANTUM-WELL-BASED SEMICONDUCTOR DEVICES 失效
    基于量子阱的半导体器件

    公开(公告)号：US20130337623A1

    公开(公告)日：2013-12-19

    申请号：US13969354

    申请日：2013-08-16

    申请人： Gilbert Dewey ,  Marko Radosavljevic ,  Ravi Pillarisetty ,  Robert S. Chau ,  Matthew V. Metz

    发明人： Gilbert Dewey ,  Marko Radosavljevic ,  Ravi Pillarisetty ,  Robert S. Chau ,  Matthew V. Metz

    IPC分类号： H01L29/66

    CPC分类号： H01L29/66666 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7783

    摘要： Quantum-well-based semiconductor devices and methods of forming quantum-well-based semiconductor devices are described. A method includes providing a hetero-structure disposed above a substrate and including a quantum-well channel region. The method also includes forming a source and drain material region above the quantum-well channel region. The method also includes forming a trench in the source and drain material region to provide a source region separated from a drain region. The method also includes forming a gate dielectric layer in the trench, between the source and drain regions; and forming a gate electrode in the trench, above the gate dielectric layer.

    摘要翻译： 描述了基于量子阱的半导体器件和形成量子阱基半导体器件的方法。 一种方法包括提供设置在衬底上方并包括量子阱沟道区的异质结构。 该方法还包括在量子阱沟道区上方形成源极和漏极材料区域。 该方法还包括在源极和漏极材料区域中形成沟槽以提供与漏极区域分离的源极区域。 该方法还包括在沟槽中，在源极和漏极区之间形成栅极电介质层; 以及在所述沟槽中形成栅电极，在所述栅介质层上方。

    Materials for interfacing high-K dielectric layers with III-V semiconductors
    66.
    发明授权
    Materials for interfacing high-K dielectric layers with III-V semiconductors 有权
    用于将高K电介质层与III-V半导体接口的材料

    公开(公告)号：US08344418B2

    公开(公告)日：2013-01-01

    申请号：US12646436

    申请日：2009-12-23

    申请人： Willy Rachmady ,  Marko Radosavljevic ,  Gilbert Dewey ,  Robert S. Chau

    发明人： Willy Rachmady ,  Marko Radosavljevic ,  Gilbert Dewey ,  Robert S. Chau

    IPC分类号： H01L31/102

    CPC分类号： H01L29/7786 ,  H01L29/2003 ,  H01L29/513 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/78

    摘要： A group III chalcogenide layer for interfacing a high-k dielectric to a III-V semiconductor surface and methods of forming the same. A III-V QWFET includes a gate stack which comprises a high-K gate dielectric layer disposed on an interfacial layer comprising a group III chalcogenide. In an embodiment, a III-V semiconductor surface comprising a native oxide is sequentially exposed to TMA and H2S provided in an ALD process to remove substantially all the native oxide and form an Al2S3 layer on the semiconductor surface.

    摘要翻译： 用于将高k电介质与III-V半导体表面接合的III族硫属化物层及其形成方法。 III-V QWFET包括栅极堆叠，其包括设置在包含III族硫族化物的界面层上的高K栅极电介质层。 在一个实施方案中，包含天然氧化物的III-V半导体表面依次暴露于在ALD工艺中提供的TMA和H 2 S以去除基本上所有的天然氧化物并在半导体表面上形成Al 2 S 3层。

    Dual layer gate dielectrics for non-silicon semiconductor devices
    68.
    发明授权
    Dual layer gate dielectrics for non-silicon semiconductor devices 有权
    用于非硅半导体器件的双层栅极电介质

    公开(公告)号：US08227833B2

    公开(公告)日：2012-07-24

    申请号：US12646408

    申请日：2009-12-23

    申请人： Gilbert Dewey ,  Marko Radosavljevic ,  Ravi Pillarisetty ,  Robert S. Chau

    发明人： Gilbert Dewey ,  Marko Radosavljevic ,  Ravi Pillarisetty ,  Robert S. Chau

    IPC分类号： H01L29/66

    CPC分类号： H01L29/7786 ,  H01L29/2003 ,  H01L29/513 ,  H01L29/66431 ,  H01L29/66462

    摘要： Non-silicon metal-insulator-semiconductor (MIS) devices and methods of forming the same. The non-silicon MIS device includes a gate dielectric stack which comprises at least two layers of non-native oxide or nitride material. The first material layer of the gate dielectric forms an interface with the non-silicon semiconductor surface and has a lower dielectric constant than a second material layer of the gate dielectric. In an embodiment, a dual layer including a first metal silicate layer and a second oxide layer provides both a good quality oxide-semiconductor interface and a high effective gate dielectric constant.

    摘要翻译： 非硅金属绝缘体半导体（MIS）器件及其形成方法。 非硅MIS器件包括包含至少两层非自然氧化物或氮化物材料的栅极电介质叠层。 栅极电介质的第一材料层与非硅半导体表面形成界面，并且具有比栅极电介质的第二材料层更低的介电常数。 在一个实施例中，包括第一金属硅酸盐层和第二氧化物层的双层提供良好质量的氧化物半导体界面和高有效栅极介电常数。