公开(公告)号：US20110107032A1

公开(公告)日：2011-05-05

申请号：US12985726

申请日：2011-01-06

申请人： Xiaowei Shen ,  Balaram Sinharoy ,  Robert B. Tremaine ,  Robert W. Wisniewski

发明人： Xiaowei Shen ,  Balaram Sinharoy ,  Robert B. Tremaine ,  Robert W. Wisniewski

IPC分类号： G06F12/08

CPC分类号： G06F12/0864 ,  G06F2212/1028 ,  G06F2212/601 ,  Y02D10/13

摘要： A method for reconfiguring a cache memory is provided. The method in one aspect may include analyzing one or more characteristics of an execution entity accessing a cache memory and reconfiguring the cache based on the one or more characteristics analyzed. Examples of analyzed characteristic may include but are not limited to data structure used by the execution entity, expected reference pattern of the execution entity, type of an execution entity, heat and power consumption of an execution entity, etc. Examples of cache attributes that may be reconfigured may include but are not limited to associativity of the cache memory, amount of the cache memory available to store data, coherence granularity of the cache memory, line size of the cache memory, etc.

摘要翻译： 提供了一种重新配置高速缓冲存储器的方法。 一个方面中的方法可以包括分析访问高速缓冲存储器的执行实体的一个或多个特征，并且基于所分析的一个或多个特征重新配置高速缓存。 分析特性的示例可以包括但不限于执行实体使用的数据结构，执行实体的预期参考模式，执行实体的类型，执行实体的热和功耗。等等 重新配置可以包括但不限于高速缓冲存储器的相关性，可用于存储数据的高速缓冲存储器的量，高速缓冲存储器的相干粒度，高速缓存存储器的行大小等。

公开(公告)号：US07937570B2

公开(公告)日：2011-05-03

申请号：US12024546

申请日：2008-02-01

申请人： Ravi K. Arimilli ,  Robert S. Blackmore ,  Ronald N. Kalla ,  Chulho Kim ,  Balaram Sinharoy ,  Hanhong Xue

发明人： Ravi K. Arimilli ,  Robert S. Blackmore ,  Ronald N. Kalla ,  Chulho Kim ,  Balaram Sinharoy ,  Hanhong Xue

IPC分类号： G06F9/00 ,  G06F13/00

CPC分类号： G06F9/30043 ,  G06F9/30032 ,  G06F9/3834 ,  G06F9/3885

摘要： A data processing system has a processor, a memory, and an instruction set architecture (ISA) that includes: an asynchronous memory mover (AMM) store (ST) instruction that initiates an asynchronous memory move operation that moves data from a first memory location having a first real address to a second memory location having a second real address by: (a) first performing a move of the data in virtual address space utilizing a source effective address a destination effective address; and (b) when the move is completed, completing a physical move of the data to the second memory location, independent of the processor. The ISA further provides an AMM terminate ST instruction for stopping an ongoing AMM operation before completion of the AMM operation, and a LD CMP instruction for checking a status of an AMM operation.

摘要翻译： 数据处理系统具有处理器，存储器和指令集架构（ISA），其包括：异步存储器移动器（AMM）存储（ST）指令，其启动异步存储器移动操作，其从具有第一存储器位置的第一存储器位置移动数据， 具有第二实际地址的第二存储器位置的第一实际地址：（a）首先使用源有效地址执行虚拟地址空间中的数据移动目的地有效地址; 和（b）当移动完成时，完成数据到第二存储器位置的物理移动，而与处理器无关。 ISA还提供用于在完成AMM操作之前停止正在进行的AMM操作的AMM终止ST指令，以及用于检查AMM操作的状态的LD CMP指令。

公开(公告)号：US07890703B2

公开(公告)日：2011-02-15

申请号：US12359565

申请日：2009-01-26

申请人： Ravi K. Arimilli ,  Rama K. Govindaraju ,  Peter H. Hochschild ,  Bruce G. Mealey ,  Satya P. Sharma ,  Balaram Sinharoy

发明人： Ravi K. Arimilli ,  Rama K. Govindaraju ,  Peter H. Hochschild ,  Bruce G. Mealey ,  Satya P. Sharma ,  Balaram Sinharoy

IPC分类号： G06F12/02 ,  G06F12/08

CPC分类号： G06F9/30032 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/383 ,  G06F9/3834 ,  G06F12/0862 ,  G06F12/0888 ,  G06F12/0897 ,  G06F2212/6028

摘要： A system, method, and a computer readable for inserting data into a cache memory based on information in a semi-synchronous memory copy instruction are disclosed. The method comprises determining a start of a semi-synchronous memory copy operation. The semi-synchronous memory copy operation is checked for a given value in at least one cache injection bit. In response to the given value in the cache injection bit, a predefined number of lines of destination data is copied into at least one level of cache memory.

摘要翻译： 公开了一种基于半同步存储器复制指令中的信息将数据插入高速缓冲存储器的系统，方法和计算机。 该方法包括确定半同步存储器复制操作的开始。 在至少一个高速缓存注入位中检查给定值的半同步存储器复制操作。 响应于高速缓存注入位中的给定值，预定数量的目的地数据行被复制到至少一级的高速缓存存储器中。

公开(公告)号：US07882321B2

公开(公告)日：2011-02-01

申请号：US12402904

申请日：2009-03-12

申请人： Ravi K. Arimilli ,  Rama K. Govindaraju ,  Peter H. Hochschild ,  Bruce G. Mealey ,  Satya P. Sharma ,  Balaram Sinharoy

发明人： Ravi K. Arimilli ,  Rama K. Govindaraju ,  Peter H. Hochschild ,  Bruce G. Mealey ,  Satya P. Sharma ,  Balaram Sinharoy

IPC分类号： G06F12/02

CPC分类号： G06F12/1441 ,  G06F12/0888 ,  G06F12/0897

摘要： A system, method, and a computer readable for protecting content of a memory page are disclosed. The method includes determining a start of a semi-synchronous memory copy operation. A range of addresses is determined where the semi-synchronous memory copy operation is being performed. An issued instruction that removes a page table entry is detected. The method further includes determining whether the issued instruction is destined to remove a page table entry associated with at least one address in the range of addresses. In response to the issued instruction being destined to remove the page table entry, the execution of the issued instruction is stalled until the semi-synchronous memory copy operation is completed.

摘要翻译： 公开了一种用于保护存储器页面的内容的系统，方法和可读取的计算机。 该方法包括确定半同步存储器复制操作的开始。 确定正在执行半同步存储器复制操作的地址范围。 检测到发出的删除页表条目的指令。 所述方法还包括确定所发出的指令是否旨在去除与地址范围中的至少一个地址相关联的页表条目。 响应于发出的指令旨在去除页表条目，所发出的指令的执行停止，直到半同步存储器复制操作完成。

公开(公告)号：US07870406B2

公开(公告)日：2011-01-11

申请号：US11050325

申请日：2005-02-03

申请人： Richard Louis Arndt ,  Balaram Sinharoy ,  Scott Barnett Swaney ,  Kenneth Lundy Ward

发明人： Richard Louis Arndt ,  Balaram Sinharoy ,  Scott Barnett Swaney ,  Kenneth Lundy Ward

IPC分类号： G06F1/00

CPC分类号： G06F11/3442 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/324 ,  G06F11/3471 ,  G06F2201/88 ,  G06F2201/885 ,  Y02D10/126

摘要： Mechanism for accurately measuring useful capacity of a processor allocated to each thread in a simultaneously multi-threading data processing system. Instructions dispatched from multiple threads are executed by the processor on a same clock cycle. A determination is made whether Time Base (TB) register bit (60) is changing. A dispatch charge value is determined for each thread, and added to the Processor Utilization Resource Register for each thread when TB bit (60) changes.

摘要翻译： 用于准确测量在同时多线程数据处理系统中分配给每个线程的处理器的有用容量的机制。 从多个线程调度的指令由处理器以相同的时钟周期执行。 确定时基（TB）寄存器位（60）是否改变。 为每个线程确定调度费用值，并在TB位（60）更改时将其添加到每个线程的处理器利用资源寄存器中。

公开(公告)号：US20100299496A1

公开(公告)日：2010-11-25

申请号：US12024211

申请日：2008-02-01

申请人： Ravi K. Arimilli ,  Juan C. Rubio ,  Balaram Sinharoy

发明人： Ravi K. Arimilli ,  Juan C. Rubio ,  Balaram Sinharoy

IPC分类号： G06F9/30 ,  G06F15/76

CPC分类号： G06F9/4843 ,  G06F9/3851

摘要： A set of helper thread binaries is created to retrieve data used by a set of main thread binaries. The set of helper thread binaries and the set of main thread binaries are partitioned according to common instruction boundaries. As a first partition in the set of main thread binaries executes within a first core, a second partition in the set of helper thread binaries executes within a second core, thus “warming up” the cache in the second core. When the first partition of the main completes execution, a second partition of the main core moves to the second core, and executes using the warmed up cache in the second core.

摘要翻译： 创建一组辅助线程二进制文件来检索一组主线程二进制文件使用的数据。 辅助线程二进制文件集和主线程二进制文件集合根据公共指令边界进行分区。 作为主线程二进制文件集合中的第一分区在第一核心内执行，该辅助线程二进制文件集中的第二分区在第二核心内执行，从而“预热”第二核心中的高速缓存。 当主要的第一分区完成执行时，主核心的第二分区移动到第二核心，并使用第二核心中的预热高速缓存执行。

公开(公告)号：US20100262967A1

公开(公告)日：2010-10-14

申请号：US12423561

申请日：2009-04-14

申请人： Susan E. Eisen ,  Dung Q. Nguyen ,  Balaram Sinharoy ,  Benjamin W. Stolt

发明人： Susan E. Eisen ,  Dung Q. Nguyen ,  Balaram Sinharoy ,  Benjamin W. Stolt

IPC分类号： G06F9/46

CPC分类号： G06F9/485

摘要： A mechanism is provided for thread completion arbitration. The mechanism comprises executing more than two threads of instructions simultaneously in the processor, selecting a first thread from a first subset of threads, in the more than two threads, for completion of execution within the processor, and selecting a second thread from a second subset of threads, in the more than two threads, for completion of execution within the processor. The mechanism further comprises completing execution of the first and second threads by committing results of the execution of the first and second threads to a storage device associated with the processor. At least one of the first subset of threads or the second subset of threads comprise two or more threads from the more than two threads. The first subset of threads and second subset of threads have different threads from one another.

摘要翻译： 提供线程完成仲裁的机制。 该机制包括在处理器中同时执行多于两个指令的线程，在多于两个线程中从线程的第一子集中选择第一线程，以完成处理器内的执行，以及从第二子集中选择第二线程 的线程，在两个以上的线程中，用于完成处理器内的执行。 该机制还包括通过将执行第一和第二线程的结果提交到与处理器相关联的存储设备来完成第一和第二线程的执行。 线程的第一子集或线程的第二子集中的至少一个包括来自多于两个线程的两个或多个线程。 线程的第一个子集和线程的第二个子集具有彼此不同的线程。

公开(公告)号：US20100153683A1

公开(公告)日：2010-06-17

申请号：US12336342

申请日：2008-12-16

申请人： Ravi K. Arimilli ,  Balaram Sinharoy

发明人： Ravi K. Arimilli ,  Balaram Sinharoy

IPC分类号： G06F9/34 ,  G06F12/02

CPC分类号： G06F9/345

摘要： A processor includes at least one execution unit that executes instructions, at least one register file, coupled to the at least one execution unit, that buffers operands for access by the at least one execution unit, and an instruction sequencing unit that fetches instructions for execution by the execution unit. The processor further includes an operand data structure and an address generation accelerator. The operand data structure specifies a first relationship between addresses of sequential accesses within a first address region and a second relationship between addresses of sequential accesses within a second address region. The address generation accelerator computes a first address of a first memory access in the first address region by reference to the first relationship and a second address of a second memory access in the second address region by reference to the second relationship.

摘要翻译： 处理器包括执行指令的至少一个执行单元，耦合到所述至少一个执行单元的至少一个寄存器文件，其缓冲由所述至少一个执行单元访问的操作数，以及指令排序单元，其提取用于执行的指令 由执行单位。 处理器还包括操作数数据结构和地址生成加速器。 操作数数据结构指定第一地址区域内的顺序访问的地址与第二地址区域内的顺序存取的地址之间的第一关系。 参考第二关系，地址生成加速器通过参考第一关系和第二地址区中的第二存储器访问的第二地址来计算第一地址区中的第一存储器访问的第一地址。

公开(公告)号：US07574562B2

公开(公告)日：2009-08-11

申请号：US11491413

申请日：2006-07-21

申请人： Xiaowei Shen ,  Balaram Sinharoy ,  Robert W. Wisniewski

发明人： Xiaowei Shen ,  Balaram Sinharoy ,  Robert W. Wisniewski

IPC分类号： G06F12/02

CPC分类号： G06F12/0842 ,  G06F2212/271

摘要： A system and method for latency-aware thread scheduling in non-uniform cache architecture are provided. Instructions may be provided to the hardware specifying in which banks to store data. Information as to which banks store which data may also be provided, for example, by the hardware. This information may be used to schedule threads on one or more cores. A selected bank in cache memory may be reserved strictly for selected data.

摘要翻译： 提供了一种用于在非均匀缓存体系结构中进行延迟识别的线程调度的系统和方法。 可以向硬件提供指令，指定哪些存储体存储数据。 关于哪些银行存储哪些数据的信息也可以由硬件提供。 该信息可用于在一个或多个核心上调度线程。 高速缓冲存储器中的选定存储区可能被严格保留用于所选数据。

公开(公告)号：US20090198975A1

公开(公告)日：2009-08-06

申请号：US12024546

申请日：2008-02-01

申请人： Ravi K. Arimilli ,  Robert S. Blackmore ,  Ronald N. Kalla ,  Chulho Kim ,  Balaram Sinharoy ,  Hanhong Xue

发明人： Ravi K. Arimilli ,  Robert S. Blackmore ,  Ronald N. Kalla ,  Chulho Kim ,  Balaram Sinharoy ,  Hanhong Xue

IPC分类号： G06F9/315

CPC分类号： G06F9/30043 ,  G06F9/30032 ,  G06F9/3834 ,  G06F9/3885

摘要： A data processing system has a processor, a memory, and an instruction set architecture (ISA) that includes: (1) an asynchronous memory mover (AMM) store (ST) instruction initiates an asynchronous memory move operation that moves data from a first memory location having a first real address to a second memory location having a second real address by: (a) first performing a move of the data in virtual address space utilizing a source effective address a destination effective address; and (b) when the move is completed, completing a physical move of the data to the second memory location, independent of the processor. The ISA further provides (2) an AMM terminate ST instruction for stopping an ongoing AMM operation before completion of the AMM operation, and (3) a LD CMP instruction for checking a status of an AMM operation.

摘要翻译： 数据处理系统具有处理器，存储器和指令集架构（ISA），其包括：（1）异步存储器移动器（AMM）存储器（ST）指令发起异步存储器移动操作，其将数据从第一存储器 具有通过以下方式具有第二实际地址的具有第一实际地址的位置：（a）首先使用源有效地址执行虚拟地址空间中的数据移动目的地有效地址; 和（b）当移动完成时，完成数据到第二存储器位置的物理移动，而与处理器无关。 ISA进一步提供（2）在完成AMM操作之前停止正在进行的AMM操作的AMM终止ST指令，以及（3）用于检查AMM操作状态的LD CMP指令。