公开(公告)号：US07994558B2

公开(公告)日：2011-08-09

申请号：US11510709

申请日：2006-08-28

申请人： Kwan-Yong Lim ,  Min-Gyu Sung ,  Heung-Jae Cho

发明人： Kwan-Yong Lim ,  Min-Gyu Sung ,  Heung-Jae Cho

IPC分类号： H01L29/94

CPC分类号： H01L21/76846 ,  H01L27/10885 ,  Y10T428/265 ,  Y10T428/31678

摘要： A semiconductor memory device includes a titanium layer and a titanium nitride layer formed on a substrate, a thin layer formed on the titanium nitride layer, and a metal layer formed on the thin layer, wherein the thin layer increases a grain size of the metal layer.

摘要翻译： 半导体存储器件包括钛基层和形成在衬底上的氮化钛层，形成在氮化钛层上的薄层和形成在薄层上的金属层，其中薄层增加金属层的晶粒尺寸 。

公开(公告)号：US08227920B2

公开(公告)日：2012-07-24

申请号：US13237743

申请日：2011-09-20

申请人： Min-Gyu Sung ,  Heung-Jae Cho ,  Kwan-Yong Lim

发明人： Min-Gyu Sung ,  Heung-Jae Cho ,  Kwan-Yong Lim

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  H01L29/78

CPC分类号： H01L29/4941 ,  H01L21/28061 ,  H01L21/28247

摘要： A semiconductor device includes a substrate, a pattern including a conductive layer and a hard mask layer stacked over the substrate, a capping layer surrounding sidewalls of the pattern, and a stress buffer layer disposed between the hard mask layer and the capping layer. The stress buffer layer is configured to inhibit transfer of stress between the hard mask layer and the capping layer during a thermal process so as to inhibit leaning of the capping layer.

摘要翻译： 半导体器件包括衬底，包括导电层和层叠在衬底上的硬掩模层的图案，围绕图案的侧壁的覆盖层以及设置在硬掩模层和覆盖层之间的应力缓冲层。 应力缓冲层被配置为在热处理期间抑制硬掩模层和覆盖层之间的应力传递，以抑制覆盖层的倾斜。

公开(公告)号：US20120007246A1

公开(公告)日：2012-01-12

申请号：US13237743

申请日：2011-09-20

申请人： Min-Gyu SUNG ,  Heung-Jae Cho ,  Kwan-Yong Lim

发明人： Min-Gyu SUNG ,  Heung-Jae Cho ,  Kwan-Yong Lim

IPC分类号： H01L29/43

CPC分类号： H01L29/4941 ,  H01L21/28061 ,  H01L21/28247

摘要： A semiconductor device includes a substrate, a pattern including a conductive layer and a hard mask layer stacked over the substrate, a capping layer surrounding sidewalls of the pattern, and a stress buffer layer disposed between the hard mask layer and the capping layer. The stress buffer layer is configured to inhibit transfer of stress between the hard mask layer and the capping layer during a thermal process so as to inhibit leaning of the capping layer.

摘要翻译： 半导体器件包括衬底，包括导电层和堆叠在衬底上的硬掩模层的图案，围绕图案的侧壁的覆盖层以及设置在硬掩模层和覆盖层之间的应力缓冲层。 应力缓冲层被配置为在热处理期间抑制硬掩模层和覆盖层之间的应力传递，从而抑制覆盖层的倾斜。

公开(公告)号：US20090115003A1

公开(公告)日：2009-05-07

申请号：US11966435

申请日：2007-12-28

申请人： Min-Gyu SUNG ,  Heung-Jae Cho ,  Kwan-Yong Lim

发明人： Min-Gyu SUNG ,  Heung-Jae Cho ,  Kwan-Yong Lim

IPC分类号： H01L29/423 ,  H01L21/28

CPC分类号： H01L29/4941 ,  H01L21/28061 ,  H01L21/28247

摘要： A method for fabricating a semiconductor device includes forming a stacked layer including a tungsten layer, forming a hard mask pattern over the stacked layer, and oxidizing a surface of the hard mask pattern to form a stress buffer layer. A portion of the stacked layer uncovered by the hard mask pattern is removed using the hard mask pattern and the stress buffer layer as an etch mask, thereby forming a first resultant structure. A capping layer is formed over the first resultant structure, the capping layer is etched to retain the capping layer on sidewalls of the first resultant structure, and the remaining portion of the stacked layer uncovered by the hard mask pattern is removed.

摘要翻译： 一种制造半导体器件的方法包括：形成包含钨层的堆叠层，在层叠层上形成硬掩模图案，并且氧化硬掩模图案的表面以形成应力缓冲层。 使用硬掩模图案和应力缓冲层作为蚀刻掩模去除未被硬掩模图案覆盖的堆叠层的一部分，从而形成第一结果结构。 在第一结果结构上形成覆盖层，蚀刻覆盖层以将覆盖层保持在第一结构结构的侧壁上，并且去除未被硬掩模图案覆盖的堆叠层的剩余部分。

公开(公告)号：US20090111254A1

公开(公告)日：2009-04-30

申请号：US11965734

申请日：2007-12-28

申请人： Hong-Seon Yang ,  Heung-Jae Cho ,  Won-Joon Choi

发明人： Hong-Seon Yang ,  Heung-Jae Cho ,  Won-Joon Choi

IPC分类号： H01L21/3205

CPC分类号： H01L27/10876 ,  H01L21/02488 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/0262 ,  H01L21/823807 ,  H01L21/82385 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/4236 ,  H01L29/66621

摘要： A method for fabricating a semiconductor device includes forming an insulation layer over a substrate including a pattern for forming a multi-plane channel, forming a columnar polysilicon layer over the insulation layer and filling in the pattern, and performing a thermal treatment process.

摘要翻译： 一种制造半导体器件的方法包括在包括用于形成多平面沟道的图案的衬底上形成绝缘层，在绝缘层上形成柱状多晶硅层并填充图案，并进行热处理工艺。

公开(公告)号：US08557663B2

公开(公告)日：2013-10-15

申请号：US13338648

申请日：2011-12-28

申请人： Heung-Jae Cho

发明人： Heung-Jae Cho

IPC分类号： H01L29/732 ,  H01L21/331 ,  H01L21/8224

CPC分类号： H01L29/7827 ,  H01L21/31144 ,  H01L21/31155 ,  H01L21/32136 ,  H01L21/32137 ,  H01L29/66666

摘要： A method for manufacturing a semiconductor device includes forming a plurality of pillars by etching a semiconductor substrate, forming a gate dielectric layer on sidewalls of the pillars and on surfaces of the semiconductor substrate between the pillars, forming an implant damage in a portion of the gate dielectric layer between two pillars by implanting ions into the portion of the gate dielectric layer, forming vertical gates to cover the sidewalls of the pillars, and removing the implant damage.

摘要翻译： 一种用于制造半导体器件的方法包括通过蚀刻半导体衬底形成多个柱，在柱的侧壁上形成栅介质层，并在该柱之间的半导体衬底表面上形成栅极的一部分中的植入物损伤 通过将离子注入到栅极电介质层的部分中，形成两个柱之间的介电层，形成垂直栅极以覆盖柱的侧壁，以及去除植入物损伤。

公开(公告)号：US07528042B2

公开(公告)日：2009-05-05

申请号：US11477090

申请日：2006-06-28

申请人： Kwan-Yong Lim ,  Heung-Jae Cho ,  Dae-Gyu Park ,  Tae-Ho Cha ,  In-Seok Yeo

发明人： Kwan-Yong Lim ,  Heung-Jae Cho ,  Dae-Gyu Park ,  Tae-Ho Cha ,  In-Seok Yeo

IPC分类号： H01L21/336

CPC分类号： H01L21/823462 ,  H01L21/2236 ,  H01L21/28202 ,  H01L21/3144 ,  H01L21/823481 ,  H01L29/518

摘要： A method for forming a dual gate oxide layer, including the steps of: a) forming a gate oxide layer on a semiconductor substrate; and b) increasing a thickness of a part of the gate oxide layer by performing a decoupled plasma treatment. Additional heat processes are not necessary because the dual gate oxide layer is formed with the decoupled plasma. Also, the channel characteristic of the semiconductor device can be ensured because the silicon substrate is not damaged. Furthermore, because the threshold voltage in the cell region is increased without additional channel ion implantation, the electrical characteristic of the semiconductor device can be enhanced.

摘要翻译： 一种形成双栅极氧化层的方法，包括以下步骤：a）在半导体衬底上形成栅极氧化层; 和b）通过执行去耦等离子体处理来增加栅极氧化物层的一部分的厚度。 额外的热处理不是必需的，因为双栅极氧化物层由解耦的等离子体形成。 此外，由于硅衬底没有被损坏，所以可以确保半导体器件的沟道特性。 此外，由于在没有额外的沟道离子注入的情况下单元区域中的阈值电压增加，所以可以提高半导体器件的电特性。

公开(公告)号：US07157339B2

公开(公告)日：2007-01-02

申请号：US10292296

申请日：2002-11-12

申请人： Kwan-Yong Lim ,  Heung-Jae Cho ,  Dae-Gyu Park ,  Tae-Ho Cha ,  In-Seok Yeo

发明人： Kwan-Yong Lim ,  Heung-Jae Cho ,  Dae-Gyu Park ,  Tae-Ho Cha ,  In-Seok Yeo

IPC分类号： H01L21/336

CPC分类号： H01L21/823462 ,  H01L21/2236 ,  H01L21/28202 ,  H01L21/3144 ,  H01L21/823481 ,  H01L29/518

摘要： A method for forming a dual gate oxide layer, including the steps of: a) forming a gate oxide layer on a semiconductor substrate; and b) increasing a thickness of a part of the gate oxide layer by performing a decoupled plasma treatment. Additional heat processes are not necessary because the dual gate oxide layer is formed with the decoupled plasma. Also, the channel characteristic of the semiconductor device can be ensured because the silicon substrate is not damaged. Furthermore, because the threshold voltage in the cell region is increased without additional channel ion implantation, the electrical characteristic of the semiconductor device can be enhanced.

摘要翻译： 一种形成双栅极氧化层的方法，包括以下步骤：a）在半导体衬底上形成栅极氧化层; 和b）通过执行去耦等离子体处理来增加栅极氧化物层的一部分的厚度。 额外的热处理不是必需的，因为双栅极氧化物层由解耦的等离子体形成。 此外，由于硅基板没有被损坏，所以可以确保半导体器件的沟道特性。 此外，由于在没有额外的沟道离子注入的情况下单元区域中的阈值电压增加，所以可以提高半导体器件的电特性。

公开(公告)号：US07563726B2

公开(公告)日：2009-07-21

申请号：US11227156

申请日：2005-09-16

申请人： Heung-Jae Cho ,  Kwan-Yong Lim ,  Seung-Ryong Lee

发明人： Heung-Jae Cho ,  Kwan-Yong Lim ,  Seung-Ryong Lee

IPC分类号： H01L21/31

CPC分类号： H01L21/28202 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/10873 ,  H01L27/10894 ,  H01L29/518

摘要： Disclosed are a semiconductor device with dual gate dielectric layers and a method for fabricating the same. The semiconductor device includes: a silicon substrate divided into a cell region where NMOS transistors are formed and a peripheral region where NMOS and PMOS transistors are formed; a targeted silicon oxide layer formed on the silicon substrate in the cell region; an oxynitride layer formed on the silicon substrate in the peripheral region; a first gate structure formed in the cell region; a second gate structure formed on the oxynitride layer in an NMOS region of the peripheral region; and a third gate structure formed on the oxynitride layer in a PMOS region of the peripheral region.

摘要翻译： 公开了具有双栅介质层的半导体器件及其制造方法。 半导体器件包括：分为形成NMOS晶体管的单元区域的硅衬底和形成NMOS和PMOS晶体管的外围区域; 形成在所述电池区域中的所述硅衬底上的目标氧化硅层; 在周边区域中形成在硅衬底上的氧氮化物层; 形成在所述单元区域中的第一栅极结构; 形成在所述周边区域的NMOS区域中的氮氧化物层上的第二栅极结构; 以及形成在外围区域的PMOS区域中的氧氮化物层上的第三栅极结构。

公开(公告)号：US08241974B2

公开(公告)日：2012-08-14

申请号：US13166273

申请日：2011-06-22

申请人： Heung-Jae Cho ,  Moon-Sig Joo ,  Yong-Soo Kim ,  Won-Joon Choi

发明人： Heung-Jae Cho ,  Moon-Sig Joo ,  Yong-Soo Kim ,  Won-Joon Choi

IPC分类号： H01L21/8238

CPC分类号： H01L21/28282 ,  H01L21/28273

摘要： A nonvolatile memory device with a blocking layer controlling the transfer of electric charges in a charge storage layer includes the blocking layer having a first blocking layer in contact with the charge storage layer and a second blocking layer over the first blocking layer, wherein the first blocking layer has a greater energy band gap than the second blocking layer and the second blocking layer has a greater permittivity than the first blocking layer.

摘要翻译： 具有控制电荷存储层中的电荷转移的阻挡层的非易失性存储器件包括具有与电荷存储层接触的第一阻挡层和第一阻挡层上的第二阻挡层的阻挡层，其中第一阻塞 层具有比第二阻挡层更大的能带隙，并且第二阻挡层具有比第一阻挡层更大的介电常数。