公开(公告)号：US07958336B2

公开(公告)日：2011-06-07

申请号：US12164666

申请日：2008-06-30

申请人： Sagi Lahav ,  Guy Patkin ,  Zeev Sperber ,  Herbert Hum ,  Shih-Lien Lu ,  Srikanth T. Srinivasan

发明人： Sagi Lahav ,  Guy Patkin ,  Zeev Sperber ,  Herbert Hum ,  Shih-Lien Lu ,  Srikanth T. Srinivasan

IPC分类号： G06F9/30

CPC分类号： G06F9/3838 ,  G06F9/3017 ,  G06F9/3834 ,  G06F9/384 ,  G06F9/3859

摘要： A device and method may fetch an instruction or micro-operation for execution. An indication may be made as to whether the instruction is dependent upon any source values corresponding to a set of previously fetched instructions. A value may be stored corresponding to each source value from which the first instruction depends. An indication may be made for each of the set of sources of the instruction, whether the source depends on a previously loaded value or source, where indicating may include storing a value corresponding to the indication. The instruction may be executed after the stored values associated with the instruction indicate the dependencies are satisfied.

摘要翻译： 设备和方法可以获取用于执行的指令或微操作。 可以指示该指令是否取决于对应于一组先前获取的指令的任何源值。 可以存储对应于第一指令所依赖的每个源值的值。 可以针对指令的每个源的指示，源是否依赖于先前加载的值或源，其中指示可以包括存储对应于指示的值。 可以在与指令相关联的存储值表示满足依赖性之后执行指令。

公开(公告)号：US07958181B2

公开(公告)日：2011-06-07

申请号：US11525706

申请日：2006-09-21

申请人： Rajiv Kapoor ,  Ronen Zohar ,  Mark Buxton ,  Zeev Sperber ,  Koby Gottlieb

发明人： Rajiv Kapoor ,  Ronen Zohar ,  Mark Buxton ,  Zeev Sperber ,  Koby Gottlieb

IPC分类号： G06F7/50

CPC分类号： G06F9/30021 ,  G06F7/026 ,  G06F9/3001 ,  G06F9/30029 ,  G06F9/30036 ,  G06F9/30058 ,  G06F9/30094 ,  G06F9/30098 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3016 ,  G06F9/3887 ,  G06F12/0875 ,  G06F2212/452

摘要： A method and apparatus for including in a processor instructions for performing logical-comparison and branch support operations on packed or unpacked data. In one embodiment, a processor is coupled to a memory. The memory has stored therein a first data and a second data. The processor performs logical comparisons on the first and second data. The logical comparisons may be performed on each bit of the first and second data, or may be performed only on certain bits. For at least one embodiment, at least the first data includes packed data elements, and the logical comparisons are performed on the most significant bits of the packed data elements. The logical comparisons may include comparison of the same respective bits of the first and second data, and also includes logical comparisons of bits of the first data with the complement of the corresponding bits of the second data. Based on these comparisons, branch support actions are taken. Such branch support actions may include setting one or more flags, which in turn may be utilized by a branching unit. Alternatively, the branch support actions may include branching to an indicated target code location.

摘要翻译： 一种用于在处理器中包括用于对打包或未打包的数据执行逻辑比较和分支支持操作的指令的方法和装置。 在一个实施例中，处理器耦合到存储器。 存储器中存储有第一数据和第二数据。 处理器对第一和第二数据执行逻辑比较。 可以对第一和第二数据的每个比特执行逻辑比较，或者可以仅对特定比特执行逻辑比较。 对于至少一个实施例，至少第一数据包括打包数据元素，并且对打包数据元素的最高有效位执行逻辑比较。 逻辑比较可以包括第一和第二数据的相同各个比特的比较，并且还包括第一数据的比特与第二数据的相应比特的补码的逻辑比较。 基于这些比较，采取分支支持行动。 这种分支支持动作可以包括设置一个或多个标志，其又可以由分支单元使用。 或者，分支支持动作可以包括分支到指示的目标代码位置。

公开(公告)号：US20090327663A1

公开(公告)日：2009-12-31

申请号：US12215526

申请日：2008-06-27

申请人： Zeev Sperber ,  Rafi Marom ,  Ofer Levy

发明人： Zeev Sperber ,  Rafi Marom ,  Ofer Levy

IPC分类号： G06F9/30

CPC分类号： G06F1/3203 ,  G06F1/3287 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3865 ,  Y02D10/124 ,  Y02D10/171 ,  Y02D50/20

摘要： In one embodiment, the present invention includes a retirement unit to receive and retire executed instructions. The retirement unit may include a first array to receive information at allocation and a second array to receive information after execution. The retirement unit may further include logic to calculate an event associated with an executed instruction if information associated with the executed instruction is stored in an on-demand portion of at least one of arrays. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括用于接收和退出执行的指令的退休单元。 退休单元可以包括用于在分配时接收信息的第一阵列和用于在执行之后接收信息的第二阵列。 如果与所执行的指令相关联的信息被存储在阵列中的至少一个的按需部分中，退休单元还可以包括用于计算与执行的指令相关联的事件的逻辑。 描述和要求保护其他实施例。

公开(公告)号：US20090220071A1

公开(公告)日：2009-09-03

申请号：US12040214

申请日：2008-02-29

申请人： Shay Gueron ,  Zeev Sperber

发明人： Shay Gueron ,  Zeev Sperber

IPC分类号： H04L9/28

CPC分类号： H04L9/0681 ,  G06F9/30007 ,  G06F21/75 ,  G06F2221/2107 ,  G09C1/00 ,  H04L9/0631 ,  H04L2209/125 ,  H04L2209/24

摘要： The Advanced Encryption Standard (AES) is a symmetric block cipher that can encrypt and decrypt information. Encryption (cipher) performs a series of transformations (Shift Rows, Substitute Bytes, Mix Columns) using the secret key (cipher key) to transforms intelligible data referred to as “plaintext” into an unintelligible form referred to as “cipher text”. The transformations (Inverse Shift Rows, Inverse Substitute Bytes, Inverse Mix Columns) in the inverse cipher (decryption) are the inverse of the transformations in the cipher. Encryption and decryption is performed efficiently through the use of instructions that perform the series of transformations. Combinations of these instructions allow the isolation of the transformations (Shift Rows, Substitute Bytes, Mix Columns, Inverse Shift Rows, Inverse Substitute Bytes, Inverse Mix Columns) to be obtained.

摘要翻译： 高级加密标准（AES）是可以加密和解密信息的对称块密码。 加密（密码）使用秘密密钥（密码密钥）执行一系列转换（Shift Rows，Substitute Bytes，Mix Columns），将被称为“明文”的可理解数据转换成称为“密文”的无法理解的形式。 反密码（解密）中的变换（逆位排，逆替换字节，反混合列）是密码中的变换的逆。 通过使用执行一系列转换的指令来有效地执行加密和解密。 这些指令的组合允许要获得的转换的隔离（Shift Rows，Substitution Bytes，Mix Columns，Inverse Shift Rows，Inverse Substitute Bytes，Inverse Mix Columns）。

公开(公告)号：US20090172365A1

公开(公告)日：2009-07-02

申请号：US12005575

申请日：2007-12-27

申请人： Doron Orenstien ,  Zeev Sperber ,  Bob Valentine ,  Benny Eitan

发明人： Doron Orenstien ,  Zeev Sperber ,  Bob Valentine ,  Benny Eitan

IPC分类号： G06F9/312

CPC分类号： G06F9/30043 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30072 ,  G06F9/30145 ,  G06F9/3842 ,  G06F9/3861 ,  G06F15/8061

摘要： In one embodiment, logic is provided to receive and execute a mask move instruction to transfer a vector data element including a plurality of packed data elements from a source location to a destination location, subject to mask information for the instruction. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，提供逻辑以接收和执行掩码移动指令，以将包含多个打包数据元素的向量数据元素从源位置传送到目的地位置，并经受指令的掩码信息。 描述和要求保护其他实施例。

公开(公告)号：US07202871B2

公开(公告)日：2007-04-10

申请号：US10843442

申请日：2004-05-12

申请人： Gavril Margittai ,  Zeev Sperber ,  Gabi Malka

发明人： Gavril Margittai ,  Zeev Sperber ,  Gabi Malka

IPC分类号： G06F13/18 ,  G06F15/80 ,  G06T1/20 ,  G06T11/40

CPC分类号： G06T15/04

摘要： An arbitration mechanism for balancing memory requests issued by parallel texture pipelines in a multiple pipeline texture engine. The mechanism ensures that, as polygon textures are processed by a texture engine, all of the memory requests associated with a portion of a given graphics texture are issued by all texture pipelines before any texture pipeline may issue a memory request for another portion of a graphics texture. Thus, the invention balances graphics texture processing between parallel texture pipelines operating together, thereby improving processing efficiency and preventing deadlock conditions.

摘要翻译： 用于平衡多管道纹理引擎中的并行纹理管道发出的存储器请求的仲裁机制。 该机制确保，由于纹理引擎处理多边形纹理，所有与给定图形纹理的一部分相关联的存储器请求将在任何纹理流水线发布对图形的另一部分的存储器请求之前由所有纹理管线发出 质地。 因此，本发明平衡了在一起操作的并行纹理管线之间的图形纹理处理，从而提高处理效率并防止死锁状况。

公开(公告)号：US20060095740A1

公开(公告)日：2006-05-04

申请号：US10950690

申请日：2004-09-28

申请人： Zeev Sperber ,  Guillermo Savransky ,  Sagi Lahav

发明人： Zeev Sperber ,  Guillermo Savransky ,  Sagi Lahav

IPC分类号： G06F9/44

CPC分类号： G06F9/3857 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/3017 ,  G06F9/3824 ,  G06F9/3828 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3867 ,  G06F9/3887

摘要： A partial execution unit of a splittable execution unit performs an operation on a portion of one or more arguments of a micro-operation to generate a first partial execution result of the micro-operation. A complementary portion of one of the arguments is passed through a bypass execution unit instead of through the splittable execution unit to generate a second partial execution result of the micro-operation. The first partial execution result and second partial execution result are concatenated into a full execution result.

摘要翻译： 可拆分执行单元的部分执行单元对微操作的一个或多个参数的一部分执行操作，以产生微操作的第一部分执行结果。 其中一个参数的补充部分通过旁路执行单元而不是通过可分割执行单元传递，以生成微操作的第二部分执行结果。 第一部分执行结果和第二部分执行结果被连接成一个完整的执行结果。

公开(公告)号：US06944720B2

公开(公告)日：2005-09-13

申请号：US10402827

申请日：2003-03-27

申请人： Zeev Sperber ,  Guy Peled ,  Doron Orenstein ,  Ehud Cohen ,  Gabi Malka

发明人： Zeev Sperber ,  Guy Peled ,  Doron Orenstein ,  Ehud Cohen ,  Gabi Malka

IPC分类号： G06F12/08 ,  G06F12/10

CPC分类号： G06F12/0875 ,  G06F12/1054 ,  G06F2212/401

摘要： A memory system is provided for storing multiple data types. The memory system includes a main memory, a local cache, and a translation unit. The local cache has multiple entries, each of which includes a data field to store data and a status field to indicate a storage state for the stored data. The translation unit includes a translation lookaside buffer (TLB) and a status-cache (STC). The TLB stores address translations for data in the main memory, and the STC stores storage states for data indicated by the address translations.

摘要翻译： 提供了一种用于存储多种数据类型的存储器系统。 存储器系统包括主存储器，本地高速缓存和翻译单元。 本地缓存具有多个条目，每个条目包括用于存储数据的数据字段和用于指示所存储的数据的存储状态的状态字段。 翻译单元包括翻译后备缓冲器（TLB）和状态缓存（STC）。 TLB存储主存储器中的数据的地址转换，并且STC存储由地址转换指示的数据的存储状态。

公开(公告)号：US06397297B1

公开(公告)日：2002-05-28

申请号：US09474782

申请日：1999-12-30

申请人： Zeev Sperber ,  Jack Doweck ,  Nicolas Kacevas ,  Roy Nesher

发明人： Zeev Sperber ,  Jack Doweck ,  Nicolas Kacevas ,  Roy Nesher

IPC分类号： G06F1200

CPC分类号： G06F12/0897

摘要： A computer system having cache modules interconnected in series includes a first and a second cache module directly coupled to an address generating line for parallel lookup of data and data conversion logic coupled between the first cache module and said second cache module.

摘要翻译： 具有串联互连的高速缓存模块的计算机系统包括直接耦合到地址生成线的第一和第二高速缓存模块，用于并行查找耦合在第一高速缓存模块和所述第二高速缓存模块之间的数据和数据转换逻辑。

公开(公告)号：US09519324B2

公开(公告)日：2016-12-13

申请号：US14225612

申请日：2014-03-26

申请人： Michael Mishaeli ,  Ron Gabor ,  Robert C. Valentine ,  Alex Gerber ,  Zeev Sperber

发明人： Michael Mishaeli ,  Ron Gabor ,  Robert C. Valentine ,  Alex Gerber ,  Zeev Sperber

IPC分类号： G06F1/32 ,  G06F9/22

CPC分类号： G06F1/3206 ,  G06F1/3287 ,  G06F9/22 ,  Y02D10/171

摘要： Technologies for local power gate (LPG) interfaces for power-aware operations are described. A processor includes locally-gated circuitry of a core, main core circuitry of the core, the main core, and local power gate (LPG) hardware. The LPG hardware is to power gate the locally-gated circuitry according to local power states of the LPG hardware. The main core decodes a first instruction of a set of instructions to perform a first power-aware operation of a specified length, including computing an execution code path for execution. The main core monitors a current local power state of the LPG hardware, selects one of the code paths based on the current local power state, the specified length, and a specified threshold, and issues a hint to the LPG hardware to power up the locally-gated circuitry and continues execution of the first power-aware operation without waiting for the locally-gated circuitry to be powered up.

摘要翻译： 描述了用于功率感知操作的本地电源门（LPG）接口的技术。 处理器包括核心的本地门控电路，核心的主核心电路，主核心和本地电源门（LPG）硬件。 LPG硬件根据LPG硬件的本地电源状态为本地门控电路供电。 主核心解码一组指令的第一指令以执行指定长度的第一功率感知操作，包括计算用于执行的执行代码路径。 主核心监控LPG硬件的当前本地电源状态，根据当前本地电源状态，指定长度和指定的阈值选择其中一条代码路径，并向LPG硬件发出提示，以启动本地 并且继续执行第一功率感知操作，而不等待本地门控电路被加电。