公开(公告)号：US08837194B2

公开(公告)日：2014-09-16

申请号：US13436151

申请日：2012-03-30

申请人： Yoshikazu Fujimori ,  Hiromitsu Kimura ,  Toshiyuki Kanaya ,  Daisuke Notsu

发明人： Yoshikazu Fujimori ,  Hiromitsu Kimura ,  Toshiyuki Kanaya ,  Daisuke Notsu

IPC分类号： G11C11/22 ,  H01L27/115 ,  H03K3/356 ,  H01L27/02 ,  H01L49/02

CPC分类号： G11C11/22 ,  G11C11/221 ,  H01L27/0207 ,  H01L27/11504 ,  H01L27/11507 ,  H01L27/11512 ,  H01L28/55 ,  H03K3/356008

摘要： A data holding device includes a loop structure unit configured to hold data using a plurality of logic gates connected in a loop shape, a nonvolatile storage unit including a plurality of ferroelectric elements, the nonvolatile storage unit configured to store the data held in the loop structure unit in a nonvolatile manner using hysteresis characteristics of the ferroelectric elements, and a circuit separation unit configured to electrically separate the loop structure unit and the nonvolatile storage unit. The ferroelectric elements of the nonvolatile storage unit are surrounded by a dummy element smaller in width than the ferroelectric elements.

摘要翻译： 数据保持装置包括：环路结构单元，被配置为使用以环形形式连接的多个逻辑门保存数据;非易失性存储单元，包括多个铁电元件;非易失性存储单元，被配置为存储保持在所述环路结构中的数据 使用铁电元件的滞后特性以非易失性方式单元，以及电路分离单元，其被配置为电气分离环路结构单元和非易失性存储单元。 非易失性存储单元的铁电元件被宽度小于铁电元件的虚拟元件围绕。

公开(公告)号：US08686774B2

公开(公告)日：2014-04-01

申请号：US13332558

申请日：2011-12-21

申请人： Hiromitsu Kimura ,  Yoshinobu Ichida

发明人： Hiromitsu Kimura ,  Yoshinobu Ichida

IPC分类号： H03K3/00

CPC分类号： H03K3/45 ,  G06F1/3237 ,  G11C11/22 ,  G11C11/2275 ,  G11C29/022 ,  G11C29/32 ,  G11C2029/5002 ,  H03K3/356008 ,  Y02D10/128

摘要： A control circuit 10 includes an internal clock generating portion (12), which starts generating an internal clock signal (LCLK) required by a control portion (11) to perform action when a specific signal pattern appears in a trigger signal, continually generates the internal clock signal (LCLK) at least before the control portion (11) completes predetermined processing, and then stops generating the internal clock signal (LCLK); and the control portion (11), which uses the internal clock signal (LCLK) to perform the predetermined processing.

摘要翻译： 控制电路10包括内部时钟产生部分（12），当特定信号模式出现在触发信号中时，开始产生控制部分（11）所需的内部时钟信号（LCLK）以执行动作，连续地产生内部 至少在控制部分（11）完成预定处理之前，然后停止产生内部时钟信号（LCLK）; 以及使用内部时钟信号（LCLK）执行预定处理的控制部分（11）。

公开(公告)号：US08543850B2

公开(公告)日：2013-09-24

申请号：US13120896

申请日：2009-09-25

申请人： Masahide Tanaka ,  Hiromitsu Kimura

发明人： Masahide Tanaka ,  Hiromitsu Kimura

IPC分类号： G06F1/00

CPC分类号： G06F1/3228 ,  G06F1/3265 ,  G06F1/3287 ,  H04M1/7253 ,  H04W52/027 ,  H04W52/028 ,  Y02D10/153 ,  Y02D10/171 ,  Y02D70/142 ,  Y02D70/144 ,  Y02D70/164

摘要： The electronic device according to the present invention comprises a power supply; a processing section which has a nonvolatile register and performs predetermined processing by inputting and outputting data to and from the nonvolatile register on the basis of power fed from the power supply; an external signal inputting section for inputting an external signal to the processing section; and a power feed control section, which interrupts power feeding from the power supply to the processing section, while maintaining responsiveness to the external signal in a state in which the processing state of the processing section is stored in the nonvolatile register, and resumes power feeding from the power supply to the processing section in response to the external signal.

摘要翻译： 根据本发明的电子设备包括电源; 处理部，其具有非易失性寄存器，并且基于从所述电源供给的电力输入和输出来自所述非易失性寄存器的数据进行预定处理; 外部信号输入部，其向所述处理部输入外部信号; 以及供电控制部，其在将处理部的处理状态存储在非易失性寄存器中的状态下，中断从电源向处理部的供电，同时维持对外部信号的响应，并且恢复供电 从电源到处理部分响应于外部信号。

公开(公告)号：US08019929B2

公开(公告)日：2011-09-13

申请号：US11853923

申请日：2007-09-12

申请人： Hiromitsu Kimura

发明人： Hiromitsu Kimura

IPC分类号： G06F12/00

CPC分类号： G06F1/305 ,  G06F11/1441

摘要： A data processing apparatus has a data saving control portion. At shutdown, within the period after a fall in the source voltage is detected until the source voltage falls down to the lower limit at which the apparatus is guaranteed to operate, the data saving control portion saves to a non-volatile memory all the data needed to restore the state of an electronic circuit portion.

摘要翻译： 数据处理装置具有数据保存控制部。 在关机时，在检测到源极电压下降之前的一段时间内，直到电源电压下降到设备保证运行的下限，数据保存控制部分将所有需要的数据保存到非易失性存储器 以恢复电子电路部分的状态。

公开(公告)号：US20110128769A1

公开(公告)日：2011-06-02

申请号：US12674220

申请日：2008-08-22

申请人： Hiromitsu Kimura

发明人： Hiromitsu Kimura

IPC分类号： G11C11/22

CPC分类号： H03K3/45 ,  G11C11/22 ,  G11C21/00 ,  H03K3/356008 ,  H03K19/0016

摘要： A data holding device comprises a loop structure part (LOOP) that holds data by use of logic gates connected in a loop (e.g., inverters INV3 and INV4 of FIG. 1); a nonvolatile storage part (CL1a, CL1b, CL2a, CL2b, Q1a, Q1b, Q2a and Q2b) that utilizes the hysteresis characteristic of a ferroelectric element to store, in a nonvolatile manner, the data held in the loop structure part (LOOP); and a circuit isolating part (MUX1, MUX2, INV6, INV7, SW3 and SW4) that electrically isolates the loop structure part (LOOP) from the nonvolatile storage part.

摘要翻译： 数据保持装置包括通过使用以循环连接的逻辑门（例如，图1的反相器INV3和INV4）保持数据的环路结构部分（LOOP）; 利用铁电元件的滞后特性以非挥发性方式存储保持在环路结构部分（LOOP）中的数据的非易失性存储部分（CL1a，CL1b，CL2a，CL2b，Q1a，Q1b，Q2a和Q2b） 以及将环路结构部分（LOOP）与非易失性存储部分电隔离的电路隔离部分（MUX1，MUX2，INV6，INV7，SW3和SW4）。

公开(公告)号：US20110010493A1

公开(公告)日：2011-01-13

申请号：US12919336

申请日：2009-01-08

申请人： Hiromitsu Kimura ,  Takaaki Fuchikami ,  Yoshikazu Fujimori

发明人： Hiromitsu Kimura ,  Takaaki Fuchikami ,  Yoshikazu Fujimori

IPC分类号： G06F12/00 ,  G06F1/26

CPC分类号： H03K19/20 ,  G11C11/22 ,  H03K3/0375

摘要： Provided is a nonvolatile storage gate embedded logic circuit embedding a nonvolatile storage gate which can hold data after power supply cutoff and can cut off a power supply at the same time shifting into a standby state. The nonvolatile storage gate embedded logic circuit includes a logic calculation unit having a logic gate, and a nonvolatile storage gate having a nonvolatile storage element, a data interface control unit disposed so as to be adjoining to the nonvolatile storage element, and receiving a nonvolatile storage control signal for data read-out from the nonvolatile storage element and data write-in to the nonvolatile storage element, and a volatile storage element disposed so as to be adjoining to the nonvolatile storage element, receiving a data input signal and a clock signal, and outputting a data output signal.

摘要翻译： 提供了嵌入非易失性存储栅极的非易失性存储栅极嵌入式逻辑电路，其可以在电源切断之后保持数据，并且可以在同时切换到待机状态的同时切断电源。 非易失性存储门嵌入逻辑电路包括具有逻辑门的逻辑计算单元和具有非易失性存储元件的非易失性存储栅极，与非易失性存储元件邻接配置的数据接口控制单元，以及接收非易失性存储器 用于从非易失性存储元件读出的数据的控制信号和非易失性存储元件的数据写入;以及与非易失性存储元件邻接设置的易失性存储元件，接收数据输入信号和时钟信号， 并输出数据输出信号。

公开(公告)号：US20090268504A1

公开(公告)日：2009-10-29

申请号：US12428517

申请日：2009-04-23

申请人： Hiromitsu Kimura ,  Takaaki Fuchikami ,  Yoshikazu Fujimori

发明人： Hiromitsu Kimura ,  Takaaki Fuchikami ,  Yoshikazu Fujimori

IPC分类号： G11C11/22 ,  G06F12/08 ,  G06F12/00

CPC分类号： G11C11/22 ,  G11C7/12

摘要： A ferroelectric memory device includes: a plurality of memory banks configured to include a memory cell array composed of a ferroelectric memory; a cache bank configured to be bus-connected with the memory banks, and for copying data stored in the memory banks; and a memory bank/cache control sequencer for accessing and refreshing to the memory banks and the cache bank, wherein a random access control to the ferroelectric memory is possible during each memory cycle without delay of refresh operation.

摘要翻译： 铁电存储器件包括：多个存储器组，被配置为包括由铁电存储器构成的存储单元阵列; 配置为与存储体总线连接并用于复制存储在存储体中的数据的高速缓冲存储器组; 以及用于对存储体和高速缓冲存储体进行访问和刷新的存储体/高速缓存控制定序器，其中在每个存储循环期间对铁电存储器的随机存取控制是可能的，而不会延迟刷新操作。

公开(公告)号：US20080263396A1

公开(公告)日：2008-10-23

申请号：US12101361

申请日：2008-04-11

申请人： Hiromitsu Kimura

发明人： Hiromitsu Kimura

IPC分类号： G06F11/14 ,  G06F12/00

CPC分类号： G06F11/1441

摘要： When data that has been saved outside a circuit is restored, a data control circuit, before resuming the processing that an electronic circuit had been performing before the data was saved, performs particular processing different from that processing. Moreover, the data control circuit has a data saving control function whereby it, via a debugging port (or a general-purpose data input/output port) of a volatile memory storing data to be processed by the electronic circuit, saves that data (or sends an instruction to save that data).

摘要翻译： 当已经保存在电路外部的数据被恢复时，数据控制电路在恢复数据被保存之前电子电路已经执行的处理之前执行与该处理不同的特定处理。 此外，数据控制电路具有数据保存控制功能，借此通过存储要由电子电路处理的数据的易失性存储器的调试端口（或通用数据输入/输出端口）来保存该数据（或 发送保存该数据的指令）。

公开(公告)号：US08305792B2

公开(公告)日：2012-11-06

申请号：US12279259

申请日：2007-02-13

申请人： Hiromitsu Kimura

发明人： Hiromitsu Kimura

IPC分类号： G11C11/22

CPC分类号： G11C11/22 ,  H03K19/185

摘要： A computation processing device executes logic computation based upon input data X(t) and data X(t−1) stored in memory. A ferroelectric capacitor includes a first terminal and a second terminal, and provides a function as memory. A bit line driver switches the voltage to be applied to the first terminal or the second terminal of the ferroelectric capacitor. A sense amplifier outputs a computation result according to the voltage that occurs at either of the first terminal and the second terminal of the ferroelectric capacitor. For example, the bit line driver switches the direction of the voltage to be applied to the ferroelectric capacitor according to the input data X(t).

摘要翻译： 计算处理装置根据存储在存储器中的输入数据X（t）和数据X（t-1）来执行逻辑运算。 铁电电容器包括第一端子和第二端子，并且提供作为存储器的功能。 位线驱动器将施加到铁电电容器的第一端子或第二端子的电压切换。 感测放大器根据在铁电电容器的第一端子和第二端子中的任一个处发生的电压输出计算结果。 例如，位线驱动器根据输入数据X（t）切换施加到铁电电容器的电压的方向。

公开(公告)号：US20120194230A1

公开(公告)日：2012-08-02

申请号：US13332558

申请日：2011-12-21

申请人： Hiromitsu Kimura ,  Yoshinobu Ichida

发明人： Hiromitsu Kimura ,  Yoshinobu Ichida

IPC分类号： H03L7/00 ,  H03K3/353 ,  H03K3/00

CPC分类号： H03K3/45 ,  G06F1/3237 ,  G11C11/22 ,  G11C11/2275 ,  G11C29/022 ,  G11C29/32 ,  G11C2029/5002 ,  H03K3/356008 ,  Y02D10/128

摘要： A control circuit 10 includes an internal clock generating portion (12), which starts generating an internal clock signal (LCLK) required by a control portion (11) to perform action when a specific signal pattern appears in a trigger signal, continually generates the internal clock signal (LCLK) at least before the control portion (11) completes predetermined processing, and then stops generating the internal clock signal (LCLK); and the control portion (11), which uses the internal clock signal (LCLK) to perform the predetermined processing.

摘要翻译： 控制电路10包括内部时钟产生部分（12），当特定信号模式出现在触发信号中时，开始产生控制部分（11）所需的内部时钟信号（LCLK）以执行动作，连续地产生内部 至少在控制部分（11）完成预定处理之前，然后停止产生内部时钟信号（LCLK）; 以及使用内部时钟信号（LCLK）执行预定处理的控制部分（11）。