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    Cryptical control method for personal communication
    4.
    发明授权
    Cryptical control method for personal communication 失效
    个人通信的加密控制方法

    公开(公告)号：US5677954A

    公开(公告)日：1997-10-14

    申请号：US367297

    申请日：1995-01-12

    申请人： Shoichi Hirata ,  Yasuyuki Uchiyama ,  Hiroshi Tsukahara ,  Masami Yabusaki

    发明人： Shoichi Hirata ,  Yasuyuki Uchiyama ,  Hiroshi Tsukahara ,  Masami Yabusaki

    IPC分类号： H04L9/08 ,  H04L9/00

    CPC分类号： H04L9/0866

    摘要： When an incoming call corresponding to a communication number PID takes place in a switching station, the switching station retrieves user-intrinsic information UK and an incoming-communication registered terminal identification number SID and sends the communication number PID to a communication terminal. When the communication terminal replies, the switching station generates a random number R and sends it to the communication terminal. In addition, the switching station generates a cryptical key K=F (R, UK) corresponding to the user-intrinsic information UK and the random number R. The communication terminal generates a cryptical key K=F (R, UK) corresponding to the received random number R and the user-intrinsic information UK that is input by the user. The switching station and the communication terminal encrypt the communication information corresponding to the cryptical key K and decrypt received encrypted communication information.

    摘要翻译： PCT No.PCT / JP94 / 01097 Sec。 371日期1995年1月12日 102（e）1995年1月12日PCT PCT 1994年7月6日提交当交换站中发生对应于通信号码PID的来电时，交换站检索用户固有信息UK和进入通信注册终端标识 号码SID，并将通信号码PID发送到通信终端。 当通信终端回复时，交换站生成随机数R并将其发送到通信终端。 另外，交换站产生对应于用户固有信息UK和随机数R的密码K = F（R，UK）。通信终端生成对应于该密钥的密码K = F（R，UK） 接收到用户输入的随机数R和用户固有信息UK。 切换站和通信终端加密对应于密码密钥K的通信信息，并对接收的加密通信信息进行解密。

    Variable delay circuit
    5.
    发明授权
    Variable delay circuit 失效
    可变延迟电路

    公开(公告)号：US5495197A

    公开(公告)日：1996-02-27

    申请号：US394249

    申请日：1995-02-24

    申请人： Yokichi Hayashi ,  Hiroshi Tsukahara ,  Katsumi Ochiai ,  Masuhiro Yamada ,  Naoyoshi Watanabe

    发明人： Yokichi Hayashi ,  Hiroshi Tsukahara ,  Katsumi Ochiai ,  Masuhiro Yamada ,  Naoyoshi Watanabe

    IPC分类号： H03K5/13 ,  H03K17/16 ,  H03H11/26

    CPC分类号： H03K5/131 ,  H03K17/163 ,  H03K5/133

    摘要： First and second exclusive-OR gates (hereinafter referred to as EXOR gates) are provided, which are both connected at one input side to a delay input terminal. The other input side of the first EXOR gate is grounded and the other input side of the second EXOR gate is connected to a select signal input terminal. A capacitor is connected between the output side of the first EXOR gate and the output side of the second EXOR gate. The output side of the first EXOR gate is connected to a delay output terminal by way of a buffer which outputs logical levels. The buffer has a threshold value and outputs one or the other binary logical level depending on whether the input thereto is above or below a threshold value.

    摘要翻译： 提供第一和第二异或门（以下称为EXOR门），它们都在一个输入端连接到延迟输入端。 第一EXOR门的另一输入端接地，第二EXOR门的另一输入端连接到选择信号输入端。 电容器连接在第一EXOR门的输出侧和第二EXOR门的输出侧之间。 第一EXOR门的输出端通过输出逻辑电平的缓冲器连接到延迟输出端。 缓冲器具有阈值，并且根据其输入是高于还是低于阈值来输出一个或另一个二进制逻辑电平。

    Variable delay circuit
    6.
    发明授权
    Variable delay circuit 失效
    可变延迟电路

    公开(公告)号：US5440260A

    公开(公告)日：1995-08-08

    申请号：US253216

    申请日：1994-06-02

    申请人： Yokichi Hayashi ,  Hiroshi Tsukahara ,  Katsumi Ochiai ,  Mashuhiro Yamada ,  Naoyoshi Watanabe

    发明人： Yokichi Hayashi ,  Hiroshi Tsukahara ,  Katsumi Ochiai ,  Mashuhiro Yamada ,  Naoyoshi Watanabe

    IPC分类号： H03K5/13 ,  H03K17/16 ,  H03K19/091

    CPC分类号： H03K5/131 ,  H03K17/163 ,  H03K5/133

    摘要： The gate of a CMOS transistor formed by a series connection of p-channel and n-channel FETs 21 and 22 is connected to an input terminal 23, and the drain of the CMOS transistor is connected to an output terminal 24. The source of the FET 21 is connected to a positive power supply terminal 20 via parallel-connected switchable resistance elements 37.sub.0, 37.sub.1, 37.sub.2, . . formed by p-channel FETs and having resistance values R.sub.0, R.sub.1, R.sub.2, . . . , respectively. The source of the other FET 22 is connected to a negative power supply terminal 30 via parallel-connected switchable resistance elements 38.sub.0, 38.sub.1, 38.sub.2, . . . formed by n-channel FETs and having resistance values R.sub.0, R.sub.1, R.sub.2, . . . , respectively. Delay setting signals S.sub.0, S.sub.1, . . . are decoded by a decoder 39 and one of more of its output terminals Y.sub.0, Y.sub.1 , . . . go to the high level. The output terminals Y.sub.0, Y.sub.1, Y.sub.2, . . . are connected directly to the gates of the FETs forming the resistance elements 38.sub.0, 38.sub.1, 38.sub.2, . . . , respectively, and are connected to the gates of the FETs of the resistance elements 37.sub.0, 37.sub.1, 37.sub.2, . . . via inverters. The time constant of the charge and discharge for a load capacitance at the output terminal 24 differs with combinations of two resistance elements which are simultaneously turned ON, changing a delay of the input signal accordingly.

    摘要翻译： 由p沟道FET和n沟道FET 21和22的串联连接形成的CMOS晶体管的栅极连接到输入端子23，并且CMOS晶体管的漏极连接到输出端子24.源极 FET21通过并联的可切换电阻元件370,371,372，与正电源端子20连接。 。 由p沟道FET形成并具有电阻值R0，R1，R2，...。 。 。 ， 分别。 另一个FET 22的源极通过并联的可切换电阻元件380,381,382连接到负电源端子30。 。 。 由n沟道FET形成并具有电阻值R0，R1，R2，...。 。 。 ， 分别。 延迟设定信号S0，S1，。 。 。 由解码器39和其输出端子Y0，Y1之一中的一个解码。 。 。 去高层。 输出端子Y0，Y1，Y2，。 。 。 直接连接到形成电阻元件380,381,382的FET的栅极。 。 。 分别连接到电阻元件370,371,372的FET的栅极。 。 。 通过逆变器。 输出端子24的负载电容的充放电时间常数随同时导通的两个电阻元件的组合而不同，相应地改变输入信号的延迟。

    Client server system and control method thereof
    10.
    发明授权
    Client server system and control method thereof 失效
    客户服务器系统及其控制方法

    公开(公告)号：US06169991A

    公开(公告)日：2001-01-02

    申请号：US08163761

    申请日：1993-12-09

    申请人： Hiroshi Tsukahara

    发明人： Hiroshi Tsukahara

    IPC分类号： G06F1730

    CPC分类号： G06F9/5083 ,  G06F17/30067 ,  Y10S707/951 ,  Y10S707/959 ,  Y10S707/99943

    摘要： A client server system to which a plurality of client machine devices are coupled. Each client machine device executes a database data generation task and database data processing task which are a plurality of functional tasks each corresponding to a different function. A master task and common memory for controlling each database data generation task and database data processing task is disposed in each client machine device to allow a function originally handled by a client machine device in a work load concentration state or abnormal state to be handled by another client machine device.

    摘要翻译： 多个客户机装置耦合到的客户服务器系统。 每个客户机设备执行数据库数据生成任务和数据库数据处理任务，它们是分别对应于不同功能的多个功能任务。 在每个客户机设备中设置用于控制每个数据库数据生成任务和数据库数据处理任务的主任务和公用存储器，以允许由工作负载集中状态或异常状态下的客户端机器装置原始处理的功能由另一个处理 客户机设备。