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    Dual work function metal gate integration in semiconductor devices
    4.
    发明授权
    Dual work function metal gate integration in semiconductor devices 有权
    双功能金属门集成在半导体器件中

    公开(公告)号：US07528024B2

    公开(公告)日：2009-05-05

    申请号：US10890365

    申请日：2004-07-13

    申请人： Luigi Colombo ,  James J. Chambers ,  Mark R. Visokay

    发明人： Luigi Colombo ,  James J. Chambers ,  Mark R. Visokay

    IPC分类号： H01L21/28 ,  H01L21/338 ,  H01L21/44

    CPC分类号： H01L21/823842 ,  H01L29/4958

    摘要： The present invention provides, in one embodiment, a process for forming a dual work function metal gate semiconductor device (100). The process includes providing a semiconductor substrate (105) having a gate dielectric layer (110) thereon and a metal layer (205) on the gate dielectric layer. A work function of the metal layer is matched to a conduction band or a valence band of the semiconductor substrate. The process also includes forming a conductive barrier layer (210) on a portion (215) of the metal layer and a material layer (305) on the metal layer. The metal layer and the material layer are annealed to form a metal alloy layer (405) to thereby match a work function of the metal alloy layer to another of the conduction band or the valence band of the substrate. Other embodiments of the invention include a dual work function metal gate semiconductor device (900) and an integrated circuit (1000).

    摘要翻译： 本发明在一个实施例中提供了一种用于形成双功函数金属栅极半导体器件（100）的工艺。 该方法包括提供其上具有栅极电介质层（110）的半导体衬底（105）和栅极电介质层上的金属层（205）。 金属层的功函数与半导体衬底的导带或价带相匹配。 该方法还包括在金属层的一部分（215）和金属层上的材料层（305）上形成导电阻挡层（210）。 对金属层和材料层进行退火以形成金属合金层（405），从而将金属合金层的功函数与衬底的导带或价带中的另一个相匹配。 本发明的其它实施例包括双功函数金属栅极半导体器件（900）和集成电路（1000）。

    Refractory metal-based electrodes for work function setting in semiconductor devices
    5.
    发明授权
    Refractory metal-based electrodes for work function setting in semiconductor devices 有权
    用于半导体器件功能设置的耐火金属基电极

    公开(公告)号：US07387956B2

    公开(公告)日：2008-06-17

    申请号：US11462573

    申请日：2006-08-04

    申请人： Luigi Colombo ,  James J Chambers ,  Mark R Visokay

    发明人： Luigi Colombo ,  James J Chambers ,  Mark R Visokay

    IPC分类号： H01L21/3205

    CPC分类号： H01L21/823842 ,  H01L29/4958

    摘要： The present invention provides, in one embodiment, a gate structure (100). The gate structure comprises a gate dielectric (105) and a gate (110). The gate dielectric includes a refractory metal and is located over a semiconductor substrate (115). The semiconductor substrate has a conduction band and a valence band. The gate is located over the gate dielectric and includes the refractory metal. The gate has a work function aligned toward the conduction band or the valence band. Other embodiments include an alternative gate structure (200), a method of forming a gate structure (300) for a semiconductor device (301) and a dual gate integrated circuit (400).

    摘要翻译： 本发明在一个实施例中提供一种栅极结构（100）。 栅极结构包括栅极电介质（105）和栅极（110）。 栅极电介质包括难熔金属并且位于半导体衬底（115）之上。 半导体衬底具有导带和价带。 栅极位于栅极电介质上方并且包括难熔金属。 栅极具有与导带或价带对准的功函数。 其他实施例包括替代栅极结构（200），形成用于半导体器件（301）的栅极结构（300）和双栅极集成电路（400）的方法。

    Structure and method to fabricate self-aligned transistors with dual work function metal gate electrodes
    6.
    发明授权
    Structure and method to fabricate self-aligned transistors with dual work function metal gate electrodes 有权
    用双功能金属栅电极制造自对准晶体管的结构和方法

    公开(公告)号：US07005365B2

    公开(公告)日：2006-02-28

    申请号：US10649425

    申请日：2003-08-27

    申请人： James J. Chambers

    发明人： James J. Chambers

    IPC分类号： H01L21/3205 ,  H01L21/4763

    CPC分类号： H01L29/66583 ,  H01L21/28079 ,  H01L21/823842 ,  H01L29/6659 ,  H01L29/7833

    摘要： The present invention provides, in one embodiment, a method (100) of forming dual work function metal gate electrodes in a semiconductor device. The method includes forming a gate dielectric (105) over a substrate (110) and depositing a mold layer (115) having a first opening (120) therein over the gate dielectric (105). The method further includes creating a first metal gate electrode (125) by depositing a first metal in the first opening (120). Other embodiments include an active device (200) produced by the above-described method and method of manufacturing an integrated circuit (300) using the above-described method.

    摘要翻译： 本发明在一个实施例中提供了在半导体器件中形成双功函数金属栅电极的方法（100）。 该方法包括在衬底（110）上形成栅极电介质（105），并且在栅极电介质（105）上沉积其中具有第一开口（120）的模具层（115）。 该方法还包括通过在第一开口（120）中沉积第一金属来产生第一金属栅电极（125）。 其他实施例包括通过上述使用上述方法制造集成电路（300）的方法和方法产生的有源器件（200）。

    TWO STEP METHOD TO CREATE A GATE ELECTRODE USING A PHYSICAL VAPOR DEPOSITED LAYER AND A CHEMICAL VAPOR DEPOSITED LAYER
    9.
    发明申请
    TWO STEP METHOD TO CREATE A GATE ELECTRODE USING A PHYSICAL VAPOR DEPOSITED LAYER AND A CHEMICAL VAPOR DEPOSITED LAYER 审中-公开
    使用物理蒸气沉积层和化学气相沉积层创建门电极的两步法

    公开(公告)号：US20100155860A1

    公开(公告)日：2010-06-24

    申请号：US12344046

    申请日：2008-12-24

    申请人： Luigi Colombo ,  James J. Chambers ,  Mark R. Visokay ,  Majid Mansoori

    发明人： Luigi Colombo ,  James J. Chambers ,  Mark R. Visokay ,  Majid Mansoori

    IPC分类号： H01L29/43 ,  H01L21/283 ,  H01L21/336 ,  C23C14/34

    CPC分类号： H01L21/28088 ,  H01L21/28079 ,  H01L21/823842 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/66545

    摘要： One embodiment of the present invention relates a semiconductor device formed by utilizing a two step deposition method for forming a gate electrode without causing damages to an underlying gate dielectric material. In one embodiment, a first layer of gate electrode material (first gate electrode layer) is formed onto the surface of a gate dielectric material using a deposition that does not damage the gate dielectric material (e.g., physical vapor deposition) thereby resulting in a damage free interface between the gate dielectric material and the gate electrode material. A second layer of gate electrode material (second gate electrode layer) is then formed onto the first layer of gate electrode material using a chemical deposition method that provides increased deposition control (e.g., good layer uniformity, impurity control, etc.). The first and second gate electrode layers are then selectively patterned to cumulatively form a semiconductor device's gate electrode.

    摘要翻译： 本发明的一个实施例涉及通过利用用于形成栅电极的两步沉积方法形成的半导体器件，而不会对下面的栅介质材料造成损害。 在一个实施例中，使用不损坏栅极电介质材料（例如，物理气相沉积）的沉积，在栅极电介质材料的表面上形成第一层栅电极材料（第一栅电极层），从而导致损坏 栅介电材料和栅电极材料之间的自由界面。 然后使用提供增加的沉积控制（例如，良好的层均匀性，杂质控制等）的化学沉积方法将第二层栅电极材料（第二栅极电极层）形成在第一层栅电极材料层上。 然后，第一和第二栅极电极层被选择性地图案化以累积地形成半导体器件的栅电极。

    Low temperature polysilicon oxide process for high-K dielectric/metal gate stack
    10.
    发明授权
    Low temperature polysilicon oxide process for high-K dielectric/metal gate stack 有权
    用于高K电介质/金属栅极叠层的低温多晶硅氧化物工艺

    公开(公告)号：US07723173B2

    公开(公告)日：2010-05-25

    申请号：US12400253

    申请日：2009-03-09

    申请人： Ajith Varghese ,  James J. Chambers

    发明人： Ajith Varghese ,  James J. Chambers

    IPC分类号： H01L21/8238

    CPC分类号： H01L29/517 ,  H01L21/28079 ,  H01L21/28097 ,  H01L21/28247 ,  H01L21/32105 ,  H01L21/3211 ,  H01L21/823842 ,  H01L21/823864 ,  H01L29/4958 ,  H01L29/4975

    摘要： A method for preventing oxidation in a high-k dielectric/metal gate stack in the manufacture of an integrated circuit device is disclosed. In a detailed embodiment, a PMOS region stack has nitrided hafnium silicide, tungsten, tantalum nitride and polysilicon layers. An NMOS region stack has nitrided hafnium silicide, tungsten silicide, tantalum nitride and polysilicon layers. A thin polysilicon layer deposited over the stacks is converted to an oxide using a low temperature ultraviolet ozone oxidation process or a plasma nitridation using decoupled plasma nitridation or NH3 annealing. The oxide provides a coating over the top and sides of the stacks to protect metal and interfaces from oxidation.

    摘要翻译： 公开了一种用于在制造集成电路器件的高k电介质/金属栅极堆叠中防止氧化的方法。 在一个详细的实施例中，PMOS区叠层具有氮化硅化铪，钨，氮化钽和多晶硅层。 NMOS区域叠层具有氮化硅化铪，硅化钨，氮化钽和多晶硅层。 使用低温紫外臭氧氧化法或使用解耦等离子体氮化或NH 3退火的等离子体氮化将沉积在堆叠上的薄多晶硅层转化为氧化物。 氧化物在堆叠的顶部和侧面提供涂层以保护金属和界面免受氧化。